IEC 60749-26:2025
(Main)Semiconductor devices - Mechanical and climatic test methods - Part 26: Electrostatic discharge (ESD) sensitivity testing - Human body model (HBM)
Semiconductor devices - Mechanical and climatic test methods - Part 26: Electrostatic discharge (ESD) sensitivity testing - Human body model (HBM)
IEC 60749-26:2025 establishes the procedure for testing, evaluating, and classifying components and microcircuits in accordance with their susceptibility (sensitivity) to damage or degradation by exposure to a defined human body model (HBM) electrostatic discharge (ESD). The purpose of this document is to establish a test method that will replicate HBM failures and provide reliable, repeatable HBM ESD test results from tester to tester, regardless of component type. Repeatable data will allow accurate classifications and comparisons of HBM ESD sensitivity levels. ESD testing of semiconductor devices is selected from this test method, the machine model (MM) test method (see IEC 60749‑27) or other ESD test methods in the IEC 60749 series. Unless otherwise specified, this test method is the one selected.
This edition includes the following significant technical changes with respect to the previous edition:
a) new definitions have been added;
b) text has been added to clarify the designation of and allowances resulting from “low parasitics”. The new designation includes the maximum number of pins of a device that can pass the test procedure.
Dispositifs à semiconducteurs - Méthodes d'essais mécaniques et climatiques - Partie 26: Essai de sensibilité aux décharges électrostatiques (DES) - Modèle du corps humain (HBM)
L’IEC 60749-26:2025 établit une procédure pour les essais, l’évaluation et la classification des composants et des microcircuits en fonction de leur susceptibilité (sensibilité) aux dommages ou de leur dégradation à la suite de leur exposition à des décharges électrostatiques (DES) sur un modèle de corps humain (HBM) défini. Le but du présent document est de déterminer une méthode d’essai permettant de reproduire les défaillances du HBM et de fournir des résultats d’essais de DES de HBM fiables et reproductibles d’un appareil d’essai à un autre, sans tenir compte du type de composant. Les données répétables permettent d’établir des classifications et des comparaisons précises des niveaux de sensibilité aux décharges électrostatiques des HBM. Les essais de DES dispositifs à semiconducteurs sont choisis entre la présente méthode d’essai, celle du modèle de machine (MM) (voir l’IEC 60749‑27) ou toute autre méthode d’essai de la série IEC 60749. Sauf indication contraire, la présente méthode d’essai est celle qui prévaut.
Cette édition inclut les modifications techniques majeures suivantes par rapport à l’édition précédente:
a) de nouvelles définitions ont été ajoutées;
b) du texte a été ajouté pour clarifier la désignation de "faibles parasites" et les tolérances qui en découlent. La nouvelle désignation inclut le nombre maximal de broches d’un dispositif qui peut satisfaire à la procédure d’essai.
General Information
Relations
Standards Content (Sample)
IEC 60749-26 ®
Edition 5.0 2025-12
INTERNATIONAL
STANDARD
Semiconductor devices - Mechanical and climatic test methods -
Part 26: Electrostatic discharge (ESD) sensitivity testing - Human body model
(HBM)
ICS 31.080.01 ISBN 978-2-8327-0918-4
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CONTENTS
FOREWORD . 4
1 Scope . 6
2 Normative references . 6
3 Terms and definitions . 6
4 Apparatus and required equipment . 10
4.1 Waveform verification equipment . 10
4.2 Oscilloscope . 10
4.3 Additional requirements for digital oscilloscopes . 11
4.4 Current probe . 11
4.5 Evaluation loads . 11
4.6 Attenuator . 11
4.7 Human body model simulator . 12
4.8 HBM test equipment parasitic properties . 12
5 Stress test equipment qualification and routine verification . 12
5.1 Overview of required HBM tester evaluations . 12
5.2 Measurement procedures. 13
5.2.1 Reference pin pair determination . 13
5.2.2 Waveform capture with current probe . 13
5.2.3 Determination of waveform parameters . 14
5.2.4 High voltage discharge path test . 17
5.3 HBM tester qualification . 17
5.3.1 HBM ESD tester qualification requirements . 17
5.3.2 HBM tester qualification procedure . 17
5.4 Test fixture board qualification for socketed testers . 18
5.5 Routine waveform check requirements . 19
5.5.1 Standard routine waveform check description . 19
5.5.2 Waveform check frequency . 19
5.5.3 Alternate routine waveform capture procedure . 20
5.6 High voltage discharge path check . 20
5.6.1 Relay testers . 20
5.6.2 Non-relay testers . 20
5.7 Tester waveform records . 20
5.7.1 Tester and test fixture board qualification records . 20
5.7.2 Periodic waveform check records . 20
5.8 Safety . 21
5.8.1 Initial set-up. 21
5.8.2 Training . 21
5.8.3 Personnel safety . 21
6 Classification procedure . 21
6.1 Devices for classification . 21
6.2 Parametric and functional testing . 21
6.3 Device stressing . 21
6.3.1 Device stressing methods . 21
6.3.2 No connect pins . 22
6.4 Pin combination stressing . 22
6.4.1 Pin combination stressing options . 22
6.4.2 No connect pins . 23
6.4.3 Supply pins . 23
6.4.4 Non-supply pins . 24
6.5 Pin groupings . 24
6.5.1 Supply pin groups . 24
6.5.2 Partitioning supply pin groups . 24
6.5.3 Supply pins connected by package plane . 25
6.5.4 Supply pins connected by an above-passivation layer. 25
6.5.5 Shorted non-supply pin groups . 25
6.6 Pin stress combinations . 25
6.6.1 Pin stress combination categorization . 25
6.6.2 Non-supply and supply to supply combinations (1, 2, … N) . 27
6.6.3 Non-supply to non-supply combinations . 28
6.7 Pin-pair stressing . 28
6.8 Low-parasitic HBM simulator allowance . 28
6.9 Testing after stressing . 29
7 Failure criteria . 29
8 Component classification . 29
Annex A (informative) Cloned non-supply (I/O) pin sampling test method. 30
A.1 Purpose and overview . 30
A.2 Pin sampling overview and statistical details . 30
A.3 IC product selections . 31
A.4 Randomly selecting and testing cloned I/O pins . 32
A.5 Determining if sampling can be used with the Excel spreadsheet . 32
A.5.1 Using the Excel spreadsheet . 32
A.5.2 Without using the Excel spreadsheet . 32
A.6 HBM testing with a sample of cloned I/O pins . 33
A.7 Examples of testing with sampled cloned I/Os . 33
A.7.1 Example 1 . 33
A.7.2 Example 2 . 34
Annex B (informative) Determination of withstand thresholds for pin or pin-combination
subsets . 36
B.1 Overview . 36
B.2 Testing procedures . 36
B.3 Restrictions . 37
B.4 Example of using subset withstand threshold data . 37
Annex C (informative) HBM test equipment parasitic properties . 38
C.1 Optional trailing pulse detection equipment or apparatus . 38
C.2 Optional pre-pulse voltage rise detection test equipment . 40
C.3 Optional pre-HBM current spike detection equipment . 41
C.4 Open-relay tester capacitance parasitics . 43
C.5 Test to Determine if an HBM Simulator is an N-channel Low-Parasitic
Simulator . 43
Annex D (informative) HBM test method flow chart . 45
Annex E (informative) Failure window detection testing methods . 48
E.1 Methodology . 48
E.2 Combined withstand threshold method and window search . 48
E.3 Failure window detection with a known withstand threshold . 48
Bibliography . 50
Figure 1 – Simplified HBM simulator circuit with loads . 12
Figure 2 – Current waveform through shorting wires . 15
Figure 3 – Current waveform through a 500 Ω resistor . 16
Figure 4 – Peak current short circuit ringing waveform . 17
Figure A.1 – SPL, V , and V with the Bell shape distribution pin failure curve . 31
1 M
Figure A.2 – I/O sampling test method flow chart . 35
Figure C.1 – Diagram of trailing pulse measurement setup . 38
Figure C.2 – Positive stress at 4 000 V . 39
Figure C.3 – Negative stress at 4 000 V . 39
Figure C.4 – Illustration of measuring voltage before HBM pulse with a Zener diode or
a device . 40
Figure C.5 – Example of voltage rise before the HBM current pulse across a 9,4 V
Zener diode . 41
Figure C.6 – Optional pre-current pulse detection equipment or apparatus . 42
Figure C.7 – Positive stress at 1 000 V . 42
Figure C.8 – Diagram of a 10-pin shorting test device showing current probe . 44
Figure D.1 – HBM test method flow chart . 47
Table 1 – Waveform specification . 19
Table 2 – Preferred pin combinations sets . 26
Table 3 – Alternative pin combinations sets . 26
Table 4 – HBM ESD component classification levels . 29
Table B.1 – Inclusion of lower ESD level high-speed pin data ESD information for
handling of ESDS in an ESD protected area (required) . 37
INTERNATIONAL ELECTROTECHNICAL COMMISSION
____________
Semiconductor devices -
Mechanical and climatic test methods -
Part 26: Electrostatic discharge (ESD) sensitivity testing -
Human body model (HBM)
FOREWORD
1) The International Electrotechnical Commission (IEC) is a worldwide organization for standardization comprising
all national electrotechnical committees (IEC National Committees). The object of IEC is to promote international
co-operation on all questions concerning standardization in the electrical and electronic fields. To this end and
in addition to other activities, IEC publishes International Standards, Technical Specifications, Technical Reports,
Publicly Available Specifications (PAS) and Guides (hereafter referred to as “IEC Publication(s)”). Their
preparation is entrusted to technical committees; any IEC National Committee interested in the subject dealt with
may participate in this preparatory work. International, governmental and non-governmental organizations liaising
with the IEC also participate in this preparation. IEC collaborates closely with the International Organization for
Standardization (ISO) in accordance with conditions determined by agreement between the two organizations.
2) The formal decisions or agreements of IEC on technical matters express, as nearly as possible, an international
consensus of opinion on the relevant subjects since each technical committee has representation from all
interested IEC National Committees.
3) IEC Publications have the form of recommendations for international use and are accepted by IEC National
Committees in that sense. While all reasonable efforts are made to ensure that the technical content of IEC
Publications is accurate, IEC cannot be held responsible for the way in which they are used or for any
misinterpretation by any end user.
4) In order to promote international uniformity, IEC National Committees undertake to apply IEC Publications
transparently to the maximum extent possible in their national and regional publications. Any divergence between
any IEC Publication and the corresponding national or regional publication shall be clearly indicated in the latter.
5) IEC itself does not provide any attestation of conformity. Independent certification bodies provide conformity
assessment services and, in some areas, access to IEC marks of conformity. IEC is not responsible for any
services carried out by independent certification bodies.
6) All users should ensure that they have the latest edition of this publication.
7) No liability shall attach to IEC or its directors, employees, servants or agents including individual experts and
members of its technical committees and IEC National Committees for any personal injury, property damage or
other damage of any nature whatsoever, whether direct or indirect, or for costs (including legal fees) and
expenses arising out of the publication, use of, or reliance upon, this IEC Publication or any other IEC
Publications.
8) Attention is drawn to the Normative references cited in this publication. Use of the referenced publications is
indispensable for the correct application of this publication.
9) IEC draws attention to the possibility that the implementation of this document may involve the use of (a)
patent(s). IEC takes no position concerning the evidence, validity or applicability of any claimed patent rights in
respect thereof. As of the date of publication of this document, IEC had not received notice of (a) patent(s), which
may be required to implement this document. However, implementers are cautioned that this may not represent
the latest information, which may be obtained from the patent database available at https://patents.iec.ch. IEC
shall not be held responsible for identifying any or all such patent rights.
IEC 60749-26 has been prepared by IEC technical committee 47: Semiconductor devices in
collaboration with technical committee 101: Electrostatics. It is an International Standard.
This fifth edition cancels and replaces the fourth edition published in 2018. This edition
constitutes a technical revision. This standard is based upon ANSI/ESDA/JEDEC JS-001-2023.
It is used with permission of the copyright holders, ESD Association and JEDEC Solid state
Technology Association.
This edition includes the following significant technical changes with respect to the previous
edition:
a) new definitions have been added;
b) text has been added to clarify the designation of and allowances resulting from “low
parasitics”. The new designation includes the maximum number of pins of a device that can
pass the test procedure.
The text of this International Standard is based on the following documents:
Draft Report on voting
47/2963/FDIS 47/2984/RVD
Full information on the voting for its approval can be found in the report on voting indicated in
the above table.
The language used for the development of this International Standard is English.
This document was drafted in accordance with ISO/IEC Directives, Part 2, and developed in
accordance with ISO/IEC Directives, Part 1 and ISO/IEC Directives, IEC Supplement, available
at www.iec.ch/members_experts/refdocs. The main document types developed by IEC are
described in greater detail at www.iec.ch/publications.
A list of all parts in the IEC 60749 series, published under the general title Semiconductor
devices - Mechanical and climatic test methods, can be found on the IEC website.
The committee has decided that the contents of this document will remain unchanged until the
stability date indicated on the IEC website under webstore.iec.ch in the data related to the
specific document. At this date, the document will be
– reconfirmed,
– withdrawn, or
– revised.
1 Scope
This part of IEC 60749 establishes the procedure for testing, evaluating, and classifying
components and microcircuits in accordance with their susceptibility (sensitivity) to damage or
degradation by exposure to a defined human body model (HBM) electrostatic discharge (ESD).
The purpose of this document is to establish a test method that will replicate HBM failures and
provide reliable, repeatable HBM ESD test results from tester to tester, regardless of component
type. Repeatable data will allow accurate classifications and comparisons of HBM ESD
sensitivity levels.
ESD testing of semiconductor devices is selected from this test method, the machine model
(MM) test method (see IEC 60749-27) or other ESD test methods in the IEC 60749 series.
Unless otherwise specified, this test method is the one selected.
2 Normative references
There are no normative references in this document.
3 Terms and definitions
For the purposes of this document, the following terms and definitions apply.
ISO and IEC maintain terminology databases for use in standardization at the following
addresses:
– IEC Electropedia: available at https://www.electropedia.org/
– ISO Online browsing platform: available at https://www.iso.org/obp
3.1
above-passivation layer
APL
low-impedance metal plane built on the surface of a die, above the passivation layer, which
connects a group of bumps or pins
Note 1 to entry This structure is sometimes referred to as a redistribution layer (RDL). There can be multiple APLs
(sometimes referred to as islands) for a power or ground group.
Note 2 to entry: The group of bumps or pins is typically a power group or a ground group.
3.2
cloned non-supply pin
set of input, output or bidirectional pins using the same I/O cell and electrical schematic and
sharing the same associated supply pin group(s) including ESD power clamp(s)
3.3
component
item such as a resistor, diode, transistor, integrated circuit (IC) or hybrid circuit
3.4
component failure
condition in which a tested component does not meet one or more specified static or dynamic
data sheet parameters
3.5
coupled non-supply pin pair
two pins that have an intended direct current path (such as a pass gate or resistors, such as
differential amplifier inputs, or low voltage differential signalling (LVDS) pins), including
analogue and digital differential pairs and other special function pairs (e.g. D+/D−,
XTALin/XTALout, RFin/RFout, TxP/TxN, RxP/RxN, CCP_DP/CCN_DN, etc.)
3.6
data sheet parameters
static and dynamic component performance data supplied by the component manufacturer or
supplier
3.7
ESD withstand voltage
withstand threshold
highest voltage level not causing device failure with the device passing all tests performed at
lower voltage levels
Note 1 to entry: See note under ‘failure window’ definition
3.8
exposed pad
exposed metal plate on an IC package
Note 1 to entry: This metal plate can be electrically connected to the die.
3.9
feedthrough
direct or indirect (via a series resistor) connection from a pad cell layout
Note 1 to entry: This connection can allow additional elements, not included in the pad cell, to make electrical
connections to the bond pad (see Annex A).
3.10
failure window
intermediate range of stress voltages that can induce failure in a particular device type, when
the device type can pass some stress voltages both higher and lower than this range
Note 1 to entry: A component with a failure window can pass a 500 V test, fail a 1 000 V test and pass a 2 000 V
test. The withstand voltage of such a device is 500 V.
3.11
human body model electrostatic discharge
HBM ESD
ESD event meeting the waveform criteria specified in this document, approximating the
discharge from the fingertip of a typical human being to a grounded device
3.12
HBM ESD tester
HBM simulator
equipment that applies an HBM ESD to a component
3.13
I
ps
peak current value determined by the current at time t on the linear extrapolation of the
max
exponential current decay curve, based on the current waveform data over a 40 nanosecond
period beginning at t
max
SEE: Figure 2 a).
3.14
I
psmax
highest current value measured including the overshoot or ringing components due to internal
test simulator RLC parasitics
SEE: Figure 2 a).
3.15
no connect pin
package interconnection that is not electrically connected to a die
EXAMPLE Pin, bump, ball interconnection.
Note 1 to entry: There are some pins which are labelled as no connect, which are actually connected to the die and
should not be classified as a no connect pin.
3.16
non-socketed tester
HBM simulator that makes contact to the device under test (DUT) pins (or balls, lands, bumps
or die pads) with test probes rather than placing the DUT in a socket
3.17
non-supply pin
pin that is not categorized as a supply pin or no connect pin
Note 1 to entry This includes pins such as input, output, offset adjusts, compensation, clocks, controls, address,
data, Vref pins and VPP pins on EPROM memory. Most non-supply pins transmit or receive information such as
digital or analogue signals, timing, clock signals, and voltage or current reference levels.
3.18
package plane
low impedance metal layer built into an IC package connecting a group of bumps or pins
(typically power or ground)
Note 1 to entry: There can be multiple package planes (sometimes referred to as islands) for each power and
ground group.
3.19
pin
terminal, land, lead, bump, ball, or exposed pad on the package that can make an electrical
connection to the die
3.20
pre-pulse voltage
voltage occurring at the device under test (DUT) just prior to the generation of the HBM current
pulse
Note 1 to entry: See Clause C.2.
3.21
pulse generation circuit
dual polarity pulse source circuit network that produces a human body discharge current
waveform
Note 1 to entry The circuit network includes a pulse generator with its test equipment internal path up to the contact
pad of the test fixture. This circuit is also referred to as dual polarity pulse source.
3.22
ringing
high frequency oscillation superimposed on a waveform
3.23
shorted non-supply pin
any non-supply pin (typically an I/O pin) that is metallically connected (typically < 3 Ω) on the
chip or within the package to another non-supply pin (or set of non-supply pins)
3.24
socketed tester
HBM simulator that makes contact to DUT pins (or balls, lands, bumps or die pads) using a
DUT socket mounted on a test fixture board
3.25
specification limit
SPL
target specification level set by the customer's requirements or internal target
Note 1 to entry: See Annex A.
3.26
spurious current pulse
small HBM shaped pulse that follows the main current pulse, and is typically defined as a
percentage of I
psmax
3.27
step-stress hardening
ability of a component subjected to increasing ESD voltage stresses to withstand higher stress
levels than a similar component not previously stressed
EXAMPLE: A component can fail at 1 000 V if subjected to a single stress, but fail at 3 000 V if stressed
incrementally from 250 V.
3.28
supply pin
any pin that provides current to a circuit
Note 1 to entry: Supply pins typically transmit no information (such as digital or analogue signals, timing, clock
signals, and voltage or current reference levels). For the purpose of ESD testing, power and ground pins are treated
as supply pins.
3.29
terminal
output (A) or return (B) of the simulator pulse source
3.30
tester channel
path connecting the pulse source of the simulator to the DUT pin
3.31
test fixture board
specialized circuit board, with one or more component sockets, which connects the DUT(s) to
the HBM simulator
3.32
t
max
time when I is at its maximum value (I )
ps psmax
SEE: Figure 2.
3.33
trailing current pulse
current pulse that occurs after the HBM current pulse has decayed
Note 1 to entry: See Clause C.2.
Note 2 to entry: A trailing current pulse is a relatively constant current often lasting for hundreds of microseconds.
3.34
V
maximum HBM stress voltage step where all of the selected cloned non-supply pins pass
Note 1 to entry: See Annex A.
3.35
V
minimum HBM stress voltage step where all the selected cloned non-supply pins fail
Note 1 to entry: See Annex A.
3.36
V
M
minimum HBM stress voltage step where 50 % or greater of the selected cloned non-supply
pins fail
Note 1 to entry: See Annex A.
4 Apparatus and required equipment
4.1 Waveform verification equipment
All equipment used to evaluate the tester shall be calibrated in accordance with the
manufacturer's recommendation. This includes the oscilloscope, current probe and high voltage
resistor load. Maximum time between calibrations shall be one year. Calibration shall be
traceable to national or international standards.
Equipment capable of verifying the pulse waveforms defined in the test method in this document
includes, but is not limited to, an oscilloscope, evaluation loads and a current probe.
4.2 Oscilloscope
A digital oscilloscope should be preferred but analogue oscilloscopes may also be used. In
order to ensure accurate current waveform capture, the oscilloscope shall meet the following
requirements:
a) minimum sensitivity of 100 mA per major division when used in conjunction with the current
probe as specified in 4.4;
b) minimum bandwidth of 350 MHz;
c) for analogue scopes, minimum writing rate of one major division per nanosecond.
4.3 Additional requirements for digital oscilloscopes
Where a digital oscilloscope is used, the following additional requirements apply:
a) number of channels: 2 or more;
b) minimum sampling rate: 10 samples per second;
c) minimum vertical resolution: 8-bit;
d) minimum vertical accuracy: ±2,5 %;
e) minimum time base accuracy: 0,01 %;
f) minimum record length: 10 points.
4.4 Current probe
The requirements for the current probe are:
a) minimum bandwidth of 200 MHz;
b) peak pulse capability of 12 A;
c) rise time of less than 1 ns;
d) capable of accepting a solid conductor as specified in 4.5;
e) provides an output voltage per signal current as required in 4.2;
NOTE 1 This is usually between 1 mV/mA and 5 mV/mA.
f) low-frequency 3 dB point below 10 kHz (e.g. Tektronix CT-2 ) for measurement of decay
constant t (see 5.2.3.2, Table 1, and 4.4, NOTE 2).
d
NOTE 2 Results using a current probe with a low-frequency 3 dB point of 25 kHz (e.g. Tektronix CT-1 ) to
measure decay constant t are acceptable if t is found to be between 130 ns and 165 ns.
d d
4.5 Evaluation loads
Tester operation shall be checked with two evaluation loads.
2 2
a) Load 1: a solid 18 AWG to 24 AWG (non-US standard wire size 0,25 mm to 0,75 mm
cross-sectional area) tinned copper shorting wire as short as practicable to span the
distance between the two farthest pins in the socket while passing through the current probe
or long enough to pass through the current probe and contacted by the probes of the non-
socketed tester.
b) Load 2: a (500 ± 5) Ω, minimum 4 000 V voltage rating.
4.6 Attenuator
A 20,0 dB attenuator shall be used with a precision of ±0,5 dB, at least 1 GHz bandwidth, and
an impedance of (50 ± 5) Ω.
___________
Tektronix CT-1 and CT-2 are the trade names of products supplied by Tektronix, Inc. This information is given
for the convenience of users of this document and does not constitute an endorsement by IEC of the products
named. Equivalent products may be used if they can be shown to lead to the same results.
4.7 Human body model simulator
A simplified schematic of the HBM simulator or tester is given in Figure 1. The performance of
the tester is influenced by parasitic capacitance and inductance. Thus, construction of a tester
using this schematic does not guarantee that it will provide the HBM pulse required for this
document. The waveform capture procedures and requirements described in Clause 5
determine the acceptability of the equipment for use. DUT socket adapters may be stacked
(piggybacking or the insertion of secondary sockets into the main test socket) only if the
secondary socket waveform meets the requirements defined in Table 1 of this document.
Figure 1 – Simplified HBM simulator circuit with loads
NOTE 1 The current probes are specified in 4.4.
NOTE 2 The shorting wire (short) and 500 Ω resistor (R4) are evaluation loads specified in 4.5.
NOTE 3 Reversal of terminal A and terminal B is not commonly used to achieve dual polarity performance except
under the conditions described in 6.6.2.3 and 6.8.
NOTE 4 The charge removal circuit ensures a slow discharge of the device, thus avoiding the possibility of a
charged device model discharge. A simple example is a 10 kΩ or larger resistor (possibly in series with a switch) in
parallel with the test fixture board. This resistor can also be useful to control parasitic pre-pulse voltages (see
Clause C.2 and Clause C.3).
NOTE 5 The dual polarity pulse source (generator) is designed to avoid recharge transients and double pulses.
NOTE 6 Component values are nominal.
4.8 HBM test equipment parasitic properties
Some HBM simulators have been found to incorrectly classify HBM sensitivity levels due to
parasitic artifacts or uncontrolled voltages unintentionally built into the HBM simulator’s
environment. Annex C describes methods for determining if these effects are present and
optional mitigation techniques. See Clause C.5 for a procedure to determine if an HBM
simulator is considered an N-channel low-parasitic HBM simulator for a device with N pins
simultaneously connected to the simulator.
5 Stress test equipment qualification and routine verification
5.1 Overview of required HBM tester evaluations
The HBM tester and test fixture boards shall be qualified, re-qualified, and periodically verified
as described in Clause 5. A flow chart for this procedure is given in Annex D. The safety
precautions described in 5.8 shall be followed at all times.
5.2 Measurement procedures
5.2.1 Reference pin pair determination
The two pins of each socket on a test fixture board which make up the reference pin pair are:
a) the socket pin with the shortest wiring path of the test fixture to the pulse generation circuit
(terminal B), and
b) the socket pin with the longest wiring path of the test fixture from the pulse generation circuit
(terminal A) to the ESD stress socket (see Figure 1).
This information is typically provided by the equipment or test fixture board manufacturer. If
more than one pulse generation circuit is connected to a socket, then there will be more than
one reference pin pair.
On non-positive clamp fixtures, feed-through test point pads should be added on these paths
to allow connection of either the shorting wire or the 500 Ω load resistor during waveform
verification measurements. These test points should be added as close as possible to the
socket(s), and if the test fixture board uses more than one pulse generator, multiple feed-
through test points should be added for each pulse generator’s longest and shortest paths.
NOTE A positive clamp test socket is a zero insertion force (ZIF) socket with a clamping mechanism. It allows the
shorting wire to be easily clamped into the socket. Examples are dual in-line package (DIP) and pin grid array (PGA)
ZIF sockets.
5.2.2 Waveform capture with current probe
5.2.2.1 General
To capture a current waveform between two socket pins (usually the reference pin pair), use
the shorting wire (see 4.5, Load 1) for the short circuit measurement or the 500 Ω resistor
(see 4.5, Load 2) for the 500 Ω current measurement and the current probe (see 4.4).
NOTE At high stress voltages, an attenuator (4.6) can be necessary to prevent off-scale measurements on the
oscilloscope and avoid oscilloscope damage. At low stress levels, especially at the 50 V and 125 V levels, an
attenuator is not used when signal levels reach the lower limits of the oscilloscope voltage sensitivity.
5.2.2.2 Short circuit current waveform
Attach the shorting wire between the pins to be measured. Place the current probe around the
shorting wire, as close to terminal B as practical, observing the polarity shown in Figure 1. Apply
an ESD stress at the voltage and polarity required to execute the qualification, re-qualification
or periodic verification being conducted.
a) For positive clamp sockets, insert the shorting wire between the socket pins connected to
terminal A and terminal B and hold in place by closing the clamp.
b) For non-positive clamp sockets, attach the shorting wire between the socket pins connected
to terminal A and terminal B. If it is not possible to make contact within the socket, connect
the shorting wire between the reference pin pair test points or socket mounting holes, if
available. The design of the socket is important as some socket types can include contact
springs (coils) in their design. These springs can add more parasitic inductance to the signal
path and can affect the HBM waveform. Sockets that minimize the use of springs (coils)
should be selected. However, if it is not possible, their length should be kept as short as
possible.
c) For non-socketed testers, place the shorting wire with the inductive current probe on an
insulating surface and place the simulator terminal A and terminal B probes on the ends of
the wires.
5.2.2.3 500 Ω load current waveform
Place the current probe around the 500 Ω resistor’s lead, observing the polarity as shown in
Figure 1. Attach the 500 Ω resistor between the pins to be measured. The current probe shall
be placed around the wire between the resistor and terminal B. Apply an ESD stress at the
voltage and polarity required to execute the qualification, re-qualification or periodic verification
being conducted.
a) For socketed testers, follow procedures in accordance with the socket type as described in
5.2.2.2.
b) For non-socketed testers, place the test load and current probe on an insulating surface and
connect the tester’s probes to the ends of the test load.
5.2.3 Determination of waveform parameters
5.2.3.1 Use of waveforms
The captured waveforms are used to determine the parameter values listed in Table 1.
5.2.3.2 Short circuit waveform
Typical short circuit waveforms are shown in Figure 2 a), Figure 2 b) and Figure 4. The
parameters I (peak current), t (pulse rise time), t (pulse decay time) and I (ringing) are
ps r d R
determined from these waveforms. Ringing can prevent the simple determination of I . A
ps
graphical technique for determining I and I is described in 5.2.3.4 and shown in Figure 4.
ps R
5.2.3.3 500 Ω load waveform
A typical 500 Ω load waveform is shown in Figure 3. The parameters I (peak current with
pr
500 Ω load) and t (pulse rise time with 500 Ω load) are determined from this waveform.
rr
a) Current waveform through a shorting wire (I )
psmax
b) Current waveform through a shorting wire (t )
d
Figure 2 – Current waveform through shorting wires
Figure 3 – Current waveform through a 500 Ω resistor
and I (see Figure 4)
5.2.3.4 Graphical determination of I
ps R
5.2.3.4.1 A line is drawn (manually or using numerical methods such as least squares) through
the HBM ringing waveform from t to t + 40 ns to interpolate the value of the curve for a
max max
more accurate derivation of the peak current value (I ). t is the time when I occurs
ps max psmax
(see the definition for t in 3.28 and Figure 2).
max
5.2.3.4.2 The maximum deviation of the measured current above the straight line fit is I .
Rp
The maximum deviation of the measured current below the straight line fit is I . The maximum
Rn
ringing current during a short circuit waveform measurement is defined as:
II + I
R Rp Rn
=
Figure 4 – Peak current short circuit ringing waveform
5.2.4 High voltage discharge path test
This test is only required for relay-based testers. This test is intended to ensure that the tester
high voltage relays and the grounding relays that connect pulse generator(s) (i.e. terminal A)
and current return paths (i.e. terminal B) to the DUT are functioning properly. The tester
manufacturer should provide a recommended procedure and, if required, a verification board
and software.
5.3 HBM tester qualification
5.3.1 HBM ESD tester qualification requirements
The HBM ESD tester shall be qualified as described in 5.3 when:
a) the ESD tester is delivered or used for the first time;
b) periodic re-qualification is required in accordance with the manufacturer's
recommendations. The maximum time period between re-qualification tests is one year;
c) the tester has been subjected to service or repairs that can affect the waveform.
5.3.2 HBM tester qualification procedure
5.3.2.1 Test fixture board, socket and pins for socketed testers only
Use the highest pin count test fixture board with a positive clamp socket for the tester waveform
verification or the re
...
IEC 60749-26 ®
Edition 5.0 2025-12
NORME
INTERNATIONALE
Dispositifs à semiconducteurs - Méthodes d'essais mécaniques et climatiques -
Partie 26: Essai de sensibilité aux décharges électrostatiques (DES) - Modèle du
corps humain (HBM)
ICS 31.080.01 ISBN 978-2-8327-0918-4
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utilisée sous quelque forme que ce soit et par aucun procédé, électronique ou mécanique, y compris la photocopie et
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SOMMAIRE
AVANT-PROPOS . 4
1 Domaine d’application . 6
2 Références normatives . 6
3 Termes et définitions . 6
4 Appareillage et matériel exigé . 11
4.1 Matériel de vérification de la forme d’onde . 11
4.2 Oscilloscope . 11
4.3 Exigences supplémentaires concernant les oscilloscopes numériques . 11
4.4 Sonde de courant. 11
4.5 Charges d’évaluation . 12
4.6 Atténuateur . 12
4.7 Simulateur de modèle du corps humain . 12
4.8 Propriétés parasites du matériel d’essai de HBM . 13
5 Qualification et vérification de routine du matériel d’essai de contrainte . 13
5.1 Vue d’ensemble des évaluations exigées des appareils d’essai de HBM . 13
5.2 Procédures de mesure . 13
5.2.1 Détermination des paires de broches de référence . 13
5.2.2 Capture de forme d’onde avec une sonde de courant . 14
5.2.3 Détermination des paramètres de la forme d’onde . 14
5.2.4 Essai du chemin de décharge haute tension . 18
5.3 Qualification de l’appareil d’essai de HBM . 18
5.3.1 Exigences de qualification de l’appareil d’essai de DES de HBM . 18
5.3.2 Procédure de qualification de l’appareil d’essai de HBM . 19
5.4 Qualification de la carte de montage d’essai pour les appareils d’essai avec
support . 20
5.5 Exigences du contrôle de forme d’onde de routine . 21
5.5.1 Description du contrôle de forme d’onde de routine normalisé . 21
5.5.2 Fréquence de vérification des formes d’onde . 21
5.5.3 Autre procédure de capture de forme d’onde de routine . 21
5.6 Vérification du chemin de décharge haute tension . 22
5.6.1 Appareils d’essai à relais . 22
5.6.2 Appareils d’essai sans relais . 22
5.7 Enregistrements de forme d’onde de l’appareil d’essai . 22
5.7.1 Enregistrements de qualification de l’appareil d’essai et de la carte de
montage d’essai . 22
5.7.2 Enregistrements de vérification périodique de forme d’onde . 22
5.8 Sécurité . 23
5.8.1 Mise en service initiale . 23
5.8.2 Formation . 23
5.8.3 Sécurité du personnel . 23
6 Procédure de classification . 23
6.1 Dispositifs de classification . 23
6.2 Essai paramétrique et fonctionnel . 23
6.3 Mise sous contrainte du dispositif . 24
6.3.1 Méthodes de mise sous contrainte du dispositif . 24
6.3.2 Broches sans connexion . 25
6.4 Mise sous contrainte combinée des broches . 25
6.4.1 Options de mise sous contrainte combinée des broches . 25
6.4.2 Broches sans connexion . 25
6.4.3 Broches d’alimentation . 26
6.4.4 Broches non alimentées . 26
6.5 Regroupement de broches . 27
6.5.1 Groupes de broches d’alimentation . 27
6.5.2 Partition des groupes de broches d’alimentation . 27
6.5.3 Broches d’alimentation connectées par un plan de boîtier. 27
6.5.4 Broches d’alimentation connectées par une couche au-dessus de la
passivation . 28
6.5.5 Groupes de broches court-circuitées non alimentées . 28
6.6 Combinaisons de contraintes entre broches . 28
6.6.1 Classification des combinaisons de contraintes entre broches . 28
6.6.2 Combinaisons entre broches non alimentées/broches d’alimentation et
broches d’alimentation (1, 2, … N) . 30
6.6.3 Combinaisons entre broches non alimentées . 32
6.7 Mise sous contrainte de paires des broches . 32
6.8 Tolérance du simulateur de HBM à faibles parasites . 33
6.9 Essai après mise sous contrainte . 33
7 Critères de défaillance . 33
8 Classification des composants . 33
Annexe A (informative) Méthode d’essai d’échantillonnage de broches clonées non
alimentées (entrée/sortie) . 34
A.1 Objet et vue d’ensemble . 34
A.2 Vue d’ensemble de l’échantillonnage de broches et détails statistiques . 34
A.3 Choix de CI . 36
A.4 Choix aléatoire et essais de broches d’entrée/sortie clonées . 36
A.5 Détermination de la possibilité d’utilisation de l’échantillonnage avec la
feuille de calcul Excel . 37
A.5.1 En utilisant la feuille de calcul Excel . 37
A.5.2 Sans utiliser la feuille de calcul Excel . 37
A.6 Essais de HBM avec un échantillon de broches d’entrée/sortie clonées . 37
A.7 Exemples d’essais avec entrées/sorties clonées échantillonnées . 38
A.7.1 Exemple 1 . 38
A.7.2 Exemple 2 . 39
Annexe B (informative) Détermination des seuils de tenue pour les sous-ensembles
de broches ou de combinaisons de broches . 41
B.1 Introduction . 41
B.2 Procédures d’essai . 41
B.3 Restrictions . 42
B.4 Exemple d’utilisation d’un sous-ensemble de données de seuil de tenue . 42
Annexe C (informative) Propriétés parasites du matériel d’essai de HBM. 43
C.1 Matériel ou appareillage facultatif de détection de l’impulsion arrière . 43
C.2 Matériel d’essai facultatif de détection de l’augmentation de la tension de
préimpulsion . 45
C.3 Matériel facultatif de détection de pointes de courant préalables à la
décharge de HBM . 46
C.4 Capacité parasite d’un appareil d’essai à relais en circuit ouvert . 48
C.5 Essai visant à déterminer si un appareil d’essai de HBM est un simulateur à
faibles parasites à N canaux . 48
Annexe D (informative) Organigramme de la méthode d’essai de HBM . 50
Annexe E (informative) Méthodes d’essai de détection de la fenêtre de défaillance . 53
E.1 Méthodologie . 53
E.2 Méthode combinée du seuil de tenue et de la recherche de fenêtre . 53
E.3 Détection de la fenêtre de défaillance avec seuil de tenue connu . 54
Bibliographie . 55
Figure 1 – Circuit simulateur de HBM simplifié avec charges . 12
Figure 2 – Forme d’onde de courant dans des fils de mise en court-circuit . 16
Figure 3 – Forme d’onde de courant dans une résistance de 500 Ω . 17
Figure 4 – Forme d’onde d’oscillation de court-circuit de courant de crête . 18
Figure A.1 – SPL, V et V avec la courbe de défaillance des broches à répartition en
1 M
cloche . 36
Figure A.2 – Organigramme de la méthode d’essai d’échantillonnage d’entrées/sorties . 40
Figure C.1 – Schéma du montage de mesure de l’impulsion arrière . 43
Figure C.2 – Contrainte positive à 4 000 V . 44
Figure C.3 – Contrainte négative à 4 000 V . 44
Figure C.4 – Représentation de la mesure de tension avant une impulsion de HBM au
moyen d’une diode Zener ou d’un dispositif . 45
Figure C.5 – Exemple d’augmentation de tension avant une impulsion de courant de
HBM aux bornes d’une diode Zener de 9,4 V . 46
Figure C.6 – Matériel ou appareillage facultatif de détection des préimpulsions de
courant . 47
Figure C.7 – Contrainte positive à 1 000 V . 47
Figure C.8 – Schéma d’un dispositif d’essai de court-circuitage à 10 broches avec
sonde de courant . 49
Figure D.1 – Organigramme de la méthode d’essai de HBM . 52
Tableau 1 – Spécification de formes d’onde . 20
Tableau 2 – Ensembles de combinaisons de broches préférentiels . 29
Tableau 3 – Autres ensembles de combinaisons de broches . 30
Tableau 4 – Niveaux de classification des composants de DES de HBM . 33
Tableau B.1 Inclusion des informations de DES dans les données des broches haute
vitesse ayant un niveau de tenue plus faible face aux DES pour la gestion des DES
dans une zone protégée contre les ESD (exigées) . 42
COMMISSION ÉLECTROTECHNIQUE INTERNATIONALE
____________
Dispositifs à semiconducteurs -
Méthodes d’essais mécaniques et climatiques -
Partie 26: Essai de sensibilité aux décharges électrostatiques (DES) -
Modèle du corps humain (HBM)
AVANT-PROPOS
1) La Commission Électrotechnique Internationale (IEC) est une organisation mondiale de normalisation composée
de l’ensemble des comités électrotechniques nationaux (Comités nationaux de l’IEC). L’IEC a pour objet de
favoriser la coopération internationale pour toutes les questions de normalisation dans les domaines de
l’électricité et de l’électronique. À cet effet, l’IEC – entre autres activités – publie des Normes internationales,
des Spécifications techniques, des Rapports techniques, des Spécifications accessibles au public (PAS) et des
Guides (ci-après dénommés "Publication(s) de l’IEC"). Leur élaboration est confiée à des comités d’études,
aux travaux desquels tout Comité national intéressé par le sujet traité peut participer. Les organisations
internationales, gouvernementales et non gouvernementales, en liaison avec l’IEC, participent également aux
travaux. L’IEC collabore étroitement avec l’Organisation Internationale de Normalisation (ISO), selon des
conditions fixées par accord entre les deux organisations.
2) Les décisions ou accords officiels de l’IEC concernant les questions techniques représentent, dans la mesure du
possible, un accord international sur les sujets étudiés, étant donné que les Comités nationaux de l’IEC intéressés
sont représentés dans chaque comité d’études.
3) Les Publications de l’IEC se présentent sous la forme de recommandations internationales et sont agréées
comme telles par les Comités nationaux de l’IEC. Tous les efforts raisonnables sont entrepris afin que l’IEC
s’assure de l’exactitude du contenu technique de ses publications; l’IEC ne peut pas être tenue responsable de
l’éventuelle mauvaise utilisation ou interprétation qui en est faite par un quelconque utilisateur final.
4) Dans le but d’encourager l’uniformité internationale, les Comités nationaux de l’IEC s’engagent, dans toute la
mesure possible, à appliquer de façon transparente les Publications de l’IEC dans leurs publications nationales
et régionales. Toutes divergences entre toutes Publications de l’IEC et toutes publications nationales ou
régionales correspondantes doivent être indiquées en termes clairs dans ces dernières.
5) L’IEC elle-même ne fournit aucune attestation de conformité. Des organismes de certification indépendants
fournissent des services d’évaluation de conformité et, dans certains secteurs, accèdent aux marques de
conformité de l’IEC. L’IEC n’est responsable d’aucun des services effectués par les organismes de certification
indépendants.
6) Tous les utilisateurs doivent s’assurer qu’ils sont en possession de la dernière édition de cette publication.
7) Aucune responsabilité ne doit être imputée à l’IEC, à ses administrateurs, employés, auxiliaires ou mandataires,
y compris ses experts particuliers et les membres de ses comités d’études et des Comités nationaux de l’IEC,
pour tout préjudice causé en cas de dommages corporels et matériels, ou de tout autre dommage de quelque
nature que ce soit, directe ou indirecte, ou pour supporter les coûts (y compris les frais de justice) et les dépenses
découlant de la publication ou de l’utilisation de cette Publication de l’IEC ou de toute autre Publication de l’IEC,
ou au crédit qui lui est accordé.
8) L’attention est attirée sur les références normatives citées dans cette publication. L’utilisation de publications
référencées est obligatoire pour une application correcte de la présente publication.
9) L’IEC attire l’attention sur le fait que la mise en application du présent document peut entraîner l’utilisation d’un
ou de plusieurs brevets. L’IEC ne prend pas position quant à la preuve, à la validité et à l’applicabilité de tout
droit de brevet revendiqué à cet égard. À la date de publication du présent document, l’IEC n’avait pas reçu
notification qu’un ou plusieurs brevets pouvaient être nécessaires à sa mise en application. Toutefois, il y a lieu
d’avertir les responsables de la mise en application du présent document que des informations plus récentes
sont susceptibles de figurer dans la base de données de brevets, disponible à l’adresse https://patents.iec.ch.
L’IEC ne saurait être tenue pour responsable de ne pas avoir identifié de tels droits de brevet.
L’IEC 60749-26 a été établie par le comité d’études 47 de l’IEC: Dispositifs à semiconducteurs
en collaboration avec le comité d’études 101: Électrostatique. Il s’agit d’une
Norme internationale.
Cette cinquième édition annule et remplace la quatrième édition parue en 2018. Cette édition
constitue une révision technique. La présente norme se base sur
l’ANSI/ESDA/JEDEC JS-001-2023. Elle est utilisée avec l’autorisation des détenteurs des
droits d’auteur, ESD Association et JEDEC Solid State Technology Association.
Cette édition inclut les modifications techniques majeures suivantes par rapport à l’édition
précédente:
a) de nouvelles définitions ont été ajoutées;
b) du texte a été ajouté pour clarifier la désignation de "faibles parasites" et les tolérances qui
en découlent. La nouvelle désignation inclut le nombre maximal de broches d’un dispositif
qui peut satisfaire à la procédure d’essai.
Le texte de cette Norme internationale est issu des documents suivants:
Projet Rapport de vote
47/2963/FDIS 47/2984/RVD
Le rapport de vote indiqué dans le tableau ci-dessus donne toute information sur le vote ayant
abouti à son approbation.
La langue employée pour l’élaboration de cette Norme internationale est l’anglais.
Ce document a été rédigé selon les Directives ISO/IEC, Partie 2, il a été développé selon les
Directives ISO/IEC, Partie 1 et les Directives ISO/IEC, Supplément IEC, disponibles sous
www.iec.ch/members_experts/refdocs. Les principaux types de documents développés par
l’IEC sont décrits plus en détail sous www.iec.ch/publications.
Une liste de toutes les parties de la série IEC 60749, publiées sous le titre général Dispositifs à
semiconducteurs - Méthodes d’essais mécaniques et climatiques, se trouve sur le site Web de
l’IEC.
Le comité a décidé que le contenu de ce document ne sera pas modifié avant la date de stabilité
indiquée sur le site web de l’IEC sous webstore.iec.ch dans les données relatives au document
recherché. À cette date, le document sera:
– reconduit,
– supprimé, ou
– révisé
1 Domaine d’application
La présente partie de l’IEC 60749 établit une procédure pour les essais, l’évaluation et la
classification des composants et des microcircuits en fonction de leur susceptibilité (sensibilité)
aux dommages ou de leur dégradation à la suite de leur exposition à des décharges
électrostatiques (DES) sur un modèle de corps humain (HBM) défini.
Le but du présent document est de déterminer une méthode d’essai permettant de reproduire
les défaillances du HBM et de fournir des résultats d’essais de DES de HBM fiables et
reproductibles d’un appareil d’essai à un autre, sans tenir compte du type de composant.
Les données répétables permettent d’établir des classifications et des comparaisons précises
des niveaux de sensibilité aux décharges électrostatiques des HBM.
Les essais de DES dispositifs à semiconducteurs sont choisis entre la présente méthode
d’essai, celle du modèle de machine (MM) (voir l’IEC 60749-27) ou toute autre méthode d’essai
de la série IEC 60749. Sauf indication contraire, la présente méthode d’essai est celle qui
prévaut.
2 Références normatives
Le présent document ne contient aucune référence normative.
3 Termes et définitions
Pour les besoins du présent document, les termes et définitions suivants s’appliquent.
L’ISO et l’IEC tiennent à jour des bases de données terminologiques destinées à être utilisées
en normalisation, consultables aux adresses suivantes:
– IEC Electropedia: disponible à l’adresse https://www.electropedia.org/
– ISO Online browsing platform: disponible à l’adresse https://www.iso.org/obp
3.1
couche au-dessus de la passivation
APL
couche métallique basse impédance formée à la surface d’une puce, au-dessus de la couche
de passivation, qui relie un groupe de bosses ou de broches
Note 1 à l’article: Cette structure est parfois appelée "couche de redistribution" (RDL, ReDistribution Layer). Il peut
y avoir plusieurs APL (appelés parfois "îlots") pour un groupe de puissance ou de masse.
Note 2 à l'article: L’abréviation "APL" est dérivée du terme anglais développé correspondant "Above-Passivation
Layer".
Note 3 à l'article: Le groupe de bosses ou de broches est généralement un groupe de puissance ou un groupe de
masse.
Note 4 à l'article: L’abréviation "APL" est dérivée du terme anglais développé correspondant "Above-Passivation
Layer".
3.2
broche clonée non alimentée
groupe de broches d’entrée, de sortie ou bidirectionnelles utilisant la même cellule
d’entrée/sortie et le même schéma électrique et partageant le ou les mêmes groupes de
broches d’alimentation associées, y compris le ou les générateurs de puissance de DES
3.3
composant
élément tel qu’une résistance, une diode, un transistor, un circuit intégré (CI) ou un circuit
hybride
3.4
défaillance d’un composant
état dans lequel un composant soumis à un essai ne correspond pas à un ou plusieurs
paramètres statiques ou dynamiques spécifiés de sa fiche technique
3.5
paire de broches couplées non alimentées
deux broches ayant un trajet conducteur direct prévu [par exemple une porte de transmission
ou des résistances, par exemple des entrées d’amplificateur différentiel ou des broches de
signalisation différentielles basse tension (LVDS, Low Voltage Differential Signalling)], incluant
des paires différentielles analogiques et numériques et d’autres paires de fonctions spéciales
(par exemple D+/D−, XTALin/XTALout, RFin/RFout, TxP/TxN, RxP/RxN, CCP_DP/CCN_DN,
etc.)
3.6
paramètres des fiches techniques
données de performances statiques et dynamiques d’un composant fournies par le fabricant ou
le fournisseur du composant
3.7
tension de tenue aux DES
seuil de tenue
niveau de tension le plus haut ne provoquant pas de défaillance d’un dispositif, ce dernier ayant
réussi tous les essais à des niveaux de tension inférieurs
Note 1 à l’article: Voir note sous la définition de "fenêtre de défaillance".
3.8
plot exposé
plaque métallique exposée sur un boîtier de circuit intégré (CI)
Note 1 à l’article: Cette plaque métallique peut être électriquement reliée à la puce.
3.9
connexion d’interface
connexion directe ou indirecte (par l’intermédiaire d’une résistance en série) depuis un routage
de cellules de plots
Note 1 à l’article: Cette connexion peut permettre à des éléments supplémentaires, non inclus dans la cellule de
plot, d’établir des connexions électriques avec le plot de liaison (voir l’Annexe A).
3.10
fenêtre de défaillance
plage intermédiaire de tensions de contrainte pouvant induire une défaillance dans un type
particulier de dispositif, lorsque le type de dispositif peut supporter certaines tensions de
contrainte supérieures et inférieures à cette plage
Note 1 à l’article: Un composant ayant une fenêtre de défaillance peut réussir un essai à 500 V, échouer à un essai
à 1 000 V et réussir un essai à 2 000 V. La tension de tenue d’un tel dispositif est de 500 V.
3.11
décharge électrostatique de modèle du corps humain
DES de HBM
événement de DES qui satisfait aux critères de forme d’onde spécifiés dans le présent
document, s’approchant de la décharge de l’extrémité d’un doigt d’un être humain type vers un
dispositif mis à la masse
3.12
appareil d’essai de DES de HBM
simulateur de HBM
matériel appliquant une DES de HBM à un composant
3.13
I
ps
valeur du courant de crête déterminée par le courant au temps t sur l’extrapolation linéaire
max
de la courbe de décroissance exponentielle de courant, basée sur les données de forme d’onde
de courant pendant de 40 ns commençant à t
max
Voir Figure 2 a).
3.14
I
psmax
valeur de courant la plus élevée mesurée incluant les composantes de dépassement ou
d’oscillation dues à des parasites RLC internes du simulateur d’essai
Voir Figure 2 a).
3.15
broche sans connexion
interconnexion de boîtier qui n’est pas connectée électriquement à une puce
EXEMPLE Broche, bossage, interconnexion à bille.
Note 1 à l’article: Il existe certaines broches marquées sans connexion qui sont en réalité connectées à la puce et
qu’il convient de ne pas classer comme broche sans connexion.
3.16
appareil d’essai sans support
simulateur de HBM faisant contact avec les broches (ou billes, plages, bosses ou plots de puce)
du dispositif en essai (DEE) avec des sondes d’essai plutôt qu’en plaçant le DEE dans un
support
3.17
broche non alimentée
broche qui n’est pas classée comme une broche d’alimentation ou une broche sans connexion
Note 1 à l’article: Cette définition inclut des broches telles que, entrée, sortie, réglages de décalage, compensation,
horloges, commandes, adresse, données, broches Vref et broches VPP sur une mémoire EPROM. La plupart des
broches non alimentées transmettent ou reçoivent des informations telles que des signaux numériques ou
analogiques, un cadencement, des signaux d’horloge et des niveaux de référence de tension ou de courant.
3.18
plan du boîtier
couche métallique basse impédance incorporée dans un boîtier de CI reliant un groupe de
bosses ou de broches (généralement puissance ou masse)
Note 1 à l’article: Il peut y avoir plusieurs plans de boîtier (appelés parfois "îlots") pour chaque groupe de puissance
et de masse.
3.19
broche
borne, plage, fil, bossage, bille ou plot exposé sur le boîtier qui permet d’établir une connexion
électrique avec la puce
3.20
tension de préimpulsion
tension apparaissant sur le dispositif en essai (DEE) juste avant la génération de l’impulsion
de courant de HBM
Note 1 à l’article: Voir l’Article C.2.
3.21
circuit de génération d’impulsions
réseau de circuit source d’impulsions à double polarité produisant une forme d’onde de courant
de décharge dans le corps humain
Note 1 à l’article Le réseau de circuit comporte un générateur d’impulsions avec un chemin interne au matériel
d’essai jusqu’au plot de contact du montage d’essai. Ce circuit est également appelé source d’impulsions à double
polarité.
3.22
oscillation
oscillation à haute fréquence superposée à une forme d’onde
3.23
broche court-circuitée non alimentée
toute broche non alimentée (généralement une broche d’E/S) connectée galvaniquement
(généralement < 3 Ω) sur la puce ou à l’intérieur du boîtier à une autre broche non alimentée
(ou à un ensemble de broches non alimentées)
3.24
appareil d’essai avec support
simulateur de HBM faisant contact avec les broches (ou billes, plages, bosses ou plots de puce)
du DEE utilisant un support de DEE monté sur une carte de montage d’essai
3.25
limite de spécification
SPL
niveau de spécification cible fixé par l’exigence du client ou la cible interne
Note 1 à l’article: Voir Annexe A.
Note 2 à l'article: L’abréviation "SPL" est dérivée du terme anglais développé correspondant "SPecification Limit".
3.26
impulsion de courant parasite
faible impulsion conformée de HBM qui suit l’impulsion de courant principale, et qui est
généralement définie par un pourcentage de I
psmax
3.27
durcissement de contrainte par palier
aptitude d’un composant soumis à des contraintes de tension de DES croissantes à supporter
des niveaux de contrainte supérieurs par rapport à un composant similaire n’ayant pas
précédemment été soumis à contrainte
EXEMPLE: Un composant peut échouer à 1 000 V s’il est soumis à une contrainte unique, mais il échoue à 3 000 V
s’il a été soumis à des contraintes incrémentales à partir de 250 V.
3.28
broche d’alimentation
toute broche fournissant un courant à un circuit
Note 1 à l’article: Généralement, les broches d’alimentation ne transmettent aucune information (comme des
signaux numériques ou analogiques, un cadencement, des signaux d’horloge et des niveaux de référence de tension
ou de courant). Pour les besoins de l’essai de DES, les broches de puissance et de masse sont traitées comme des
broches d’alimentation.
3.29
borne
sortie (A) ou retour (B) de la source d’impulsions du simulateur
3.30
voie de l’appareil d’essai
chemin reliant la source d’impulsions du simulateur à la broche du DEE
3.31
carte de montage d’essai
carte de circuit spécialisée, avec un ou plusieurs supports de composant, reliant le ou les DEE
au simulateur de HBM
3.32
t
max
temps auquel I est à sa valeur maximale (I )
ps psmax
Voir Figure 2.
3.33
impulsion de courant arrière
impulsion de courant apparaissant après que l’impulsion de courant de HBM a diminué
Note 1 à l’article: Voir l’Article C.2.
Note 2 à l’article: Une impulsion de courant arrière est un courant relativement constant durant souvent plusieurs
centaines de microsecondes.
3.34
V
échelon de tension de contrainte de HBM maximale pour lequel toutes les broches clonées non
alimentées qui ont été choisies réussissent l’essai
Note 1 à l’article: Voir Annexe A.
3.35
V
échelon de tension de contrainte de HBM minimale pour lequel toutes les broches clonées non
alimentées qui ont été choisies échouent à l’essai
Note 1 à l’article: Voir Annexe A.
3.36
V
M
échelon de tension de contrainte de HBM minimale pour lequel 50 % ou plus des broches
clonées non alimentées qui ont été choisies échouent à l’essai
Note 1 à l’article: Voir Annexe A.
4 Appareillage et matériel exigé
4.1 Matériel de vérification de la forme d’onde
Tout matériel utilisé pour évaluer l’appareil d’essai doit être étalonné conformément aux
recommandations du fabricant. Ces appareils comprennent l’oscilloscope, la sonde de courant
et la charge résistive à haute tension. La durée maximale entre étalonnages doit être d’une
année. L’étalonnage doit pouvoir être rapporté à des normes nationales ou internationales.
Le matériel capable de vérifier les formes d’onde d’impulsion définies dans la méthode d’essai
du présent document comporte, entre autres, un oscilloscope, des charges d’évaluation et une
sonde de courant.
4.2 Oscilloscope
Il convient de privilégier un oscilloscope numérique, mais des oscilloscopes analogiques
peuvent également être utilisés. Pour assurer une capture précise de la forme d’onde de
courant, l’oscilloscope doit satisfaire aux exigences suivantes:
a) sensibilité maximale de 100 mA par division principale lorsqu’il est utilisé avec la sonde
courant spécifiée en 4.4;
b) largeur de bande minimale: 350 MHz;
c) pour les oscilloscopes analogiques, vitesse d’écriture minimale d’une division principale par
nanoseconde.
4.3 Exigences supplémentaires concernant les oscilloscopes numériques
Lorsqu’un oscilloscope numérique est utilisé, les exigences supplémentaires suivantes
s’appliquent:
a) nombre de voies: 2 ou plus,
b) vitesse d’échantillonnage minimale: 10 échantillons par seconde,
c) résolution verticale minimale: 8 bits,
d) précision verticale minimale: ±2,5 %;
e) précision minimale de la base de temps: 0,01 %,
f) longueur minimale d’enregistrement: 10 points.
4.4 Sonde de courant
Les exigences suivantes s’appliquent pour la sonde de courant:
a) largeur de bande minimale: 200 MHz;
b) capacité d’impulsion de crête: 12 A;
c) temps de montée: < 1 ns;
d) capable d’accepter un conducteur massif comme spécifié en 4.5;
e) fournit une tension de sortie par courant de signal comme cela est exigé en 4.2;
NOTE 1 Celle-ci est habituellement comprise entre 1 mV/mA et 5 mV/mA.
f) point à 3 dB basse fréquence inférieur à 10 kHz (par exemple Tektronix CT-2 ) pour la
mesure de la constante de décroissance, t (voir 5.2.3.2, Tableau 1 et 4.4, NOTE 2).
d
NOTE 2 Les résultats avec une sonde de courant dont le point à 3 dB basse fréquence est à 25 kHz
(par exemple Tektronix CT-1 ) pour mesurer la constante de décroissance, t , sont acceptables s’il est établi
d
que t est comprise entre 130 ns et 165 ns.
d
4.5 Charges d’évaluation
Le fonctionnement de l’appareil d’essai doit être vérifié avec deux charges d’évaluation.
a) Charge 1: fil de mise en court-circuit plein en cuivre étamé de 18 AWG à 24 AWG (taille de
2 2
fil non conforme à la norme US d’une section transversale de 0,25 mm à 0,75 mm ) aussi
court que possible pour couvrir la distance comprise entre les deux broches les plus
éloignées du support lors de la traversée de la sonde de courant ou suffisamment longue
pour traverser la sonde de courant et être en contact avec les sondes de l’appareil d’essai
sans support;
b) Charge 2: (500 ± 5) Ω, tension assignée minimale de 4 000 V.
4.6 Atténuateur
Un atténuateur de 20,0 dB offrant une précision de ±0,5 dB, une bande passante d’au moins
1 GHz et une impédance de (50 ± 5) Ω doit être utilisé.
4.7 Simulateur de modèle du corps humain
Un schéma simplifié du simulateur ou appareil d’essai de HBM est donné à la Figure 1.
La performance de l’appareil d’essai est influencée par la capacité et l’inductance parasites.
Ainsi, la construction d’un appareil d’essai en utilisant ce schéma n’assure pas qu’il fournit
l’impulsion de HBM exigée pour le présent document. Les procédures et les exigences de
capture de forme d’onde décrites à l’Article 5 déterminent l’acceptabilité du matériel pour son
utilisation. Les adaptateurs de support de DEE ne peuvent être empilés (superposition ou
insertion de supports secondaires dans le support d’essai principal) que si la forme d'onde du
support secondaire satisfait aux exigences définies dans le Tableau 1 du présent document.
Figure 1 – Circuit simulateur de HBM simplifié avec charges
___________
Tektronix CT-1 et CT-2 sont les appellations commerciales de produits distribués par Tektronix, Inc.
Cette information est donnée à l'intention des utilisateurs du présent document et ne signifie nullement que l’IEC
approuve l’emploi des produits ainsi désignés. Des produits équivalents peuvent être utilisés s’il est démontré
qu’ils conduisent aux mêmes résultats.
NOTE 1 Les sondes de courant sont spécifiées en 4.4.
NOTE 2 Le fil de mise en court-circuit (court-circuit) et la résistance de 500 Ω (R4) sont les charges d’évaluation
spécifiées en 4.5.
NOTE 3 L'inversion des bornes A et B n'est généralement pas utilisée pour obtenir une double polarité sauf dans
les conditions décrites en 6.6.2.3 et 6.8.
NOTE 4 Le circuit de suppression de charge assure une décharge lente du dispositif, évitant ainsi la possibilité
d’une décharge de modèle de dispositif chargé. Une résistance de 10 kΩ ou plus (pouvant être en série avec un
commutateur) en parallèle avec la carte de montage d’essai en est un exemple simple. Cette résistance peut
également être utile pour contrôler les tensions parasites de préimpulsion (voir les paragraphes C.2 et C.3).
NOTE 5 La source d’impulsions à double polarité (générateur) est conçue pour éviter les transitoires de recharge
et les impulsions doubles.
NOTE 6 Les valeurs des composants sont nominales.
4.8 Propriétés parasites du matériel d’essai de HBM
Il a été constaté que certains simulateurs de HBM classent incorrectement des niveaux de
sensibilité de HBM en raison d’artefacts parasites ou de tensions non contrôlées établies de
manière involontaire dans l’environnement du simulateur de HBM. L’Annexe C décrit les
méthodes permettant de déterminer si ces effets sont présents et les techniques d’atténuation
facultatives. Voir le paragraphe C.5 pour une procédure visant à déterminer si un simulateur de
HBM est considéré comme un simulateur de HBM à faibles parasites à N canaux pour un
dispositif ayant N broches connectées simultanément au simulateur.
5 Qualification et vérification de routine du matériel d’essai de contrainte
5.1 Vue d’ensemble des évaluations exigées des appareils d’essai de HBM
L’appareil d’essai de HBM et les cartes de montage d’essai doivent être qualifiés, requalifiés
et vérifiés régulièrement comme décrit dans l’Article 5. Un schéma de la procédure est donné
à l’Annexe D. Les précautions de sécurité décrites en 5.8 doivent être suivies à tout moment.
5.2 Procédures de mesure
5.2.1 Détermination des paires de broches de référence
Les deux broches de chaque support d’une carte de montage d’essai constituant la paire de
broches de référence sont:
a) la broche du support ayant le chemin de câblage le plus court du montage d’essai jusqu’au
circuit de génération d’impulsions (borne B); et
b) la broche du support ayant le chemin de câblage le plus long du montage d’essai depuis le
circuit de génération d’impulsions (borne A) jusqu’au support de contrainte de DES (voir la
Figure 1.
Cette information est généralement fournie par le fabricant du matériel ou de la carte de
montage d’essai. Si plusieurs circuits de génération d’impulsions sont connectés à un support,
il y a alors plusieurs paires de broches de référence.
Il convient d’ajouter sur les supports à pinces non positives des plots de points d’essai de
traversée sur ces chemins pour permettre de raccorder soit le fil de mise en court-circuit soit
une résistance de charge de 500 Ω pendant les mesures de vérification de forme d’onde.
Il convient d’ajouter ces points d’essai aussi près que possible du ou des supports. Si la carte
de montage d’essai utilise plusieurs générateurs d’impulsions, il convient d’ajouter plusieurs
points d’essai de traversée pour chacun des chemins les plus longs et les plus courts du
générateur d’impulsions.
NOTE Un support d’essai à pince positive est un support à force d’insertion nulle (ZIF, Zero Insertion Force) avec
un mécanisme de serrage. Il permet de serrer facilement le fil de mise en court-circuit dans le support. Des supports
ZIF de boîtiers à double rangée de connexions (DIP, Dual In-line Package) et de boîtiers à matrice de broches (PGA,
Pin Grid Array) en sont des exemples.
5.2.2 Capture de forme d’onde avec une sonde de courant
5.2.2.1 Généralités
Pour capturer une forme d’onde de courant entre deux broches de support (habituellement,
la paire de broches de référence), utiliser le fil de mise en court-circuit (voir 4.5, charge 1) pour
la mesure de court-circuit ou la résistance de 500 Ω (voir 4.5, charge 2) p
...
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Edition 5.0 2025-12
INTERNATIONAL
STANDARD
NORME
INTERNATIONALE
Semiconductor devices - Mechanical and climatic test methods -
Part 26: Electrostatic discharge (ESD) sensitivity testing - Human body model
(HBM)
Dispositifs à semiconducteurs - Méthodes d'essais mécaniques et climatiques -
Partie 26: Essai de sensibilité aux décharges électrostatiques (DES) - Modèle du
corps humain (HBM)
ICS 31.080.01 ISBN 978-2-8327-0918-4
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CONTENTS
FOREWORD . 4
1 Scope . 6
2 Normative references . 6
3 Terms and definitions . 6
4 Apparatus and required equipment . 10
4.1 Waveform verification equipment . 10
4.2 Oscilloscope . 10
4.3 Additional requirements for digital oscilloscopes . 11
4.4 Current probe . 11
4.5 Evaluation loads . 11
4.6 Attenuator . 11
4.7 Human body model simulator . 12
4.8 HBM test equipment parasitic properties . 12
5 Stress test equipment qualification and routine verification . 12
5.1 Overview of required HBM tester evaluations . 12
5.2 Measurement procedures. 13
5.2.1 Reference pin pair determination . 13
5.2.2 Waveform capture with current probe . 13
5.2.3 Determination of waveform parameters . 14
5.2.4 High voltage discharge path test . 17
5.3 HBM tester qualification . 17
5.3.1 HBM ESD tester qualification requirements . 17
5.3.2 HBM tester qualification procedure . 17
5.4 Test fixture board qualification for socketed testers . 18
5.5 Routine waveform check requirements . 19
5.5.1 Standard routine waveform check description . 19
5.5.2 Waveform check frequency . 19
5.5.3 Alternate routine waveform capture procedure . 20
5.6 High voltage discharge path check . 20
5.6.1 Relay testers . 20
5.6.2 Non-relay testers . 20
5.7 Tester waveform records . 20
5.7.1 Tester and test fixture board qualification records . 20
5.7.2 Periodic waveform check records . 20
5.8 Safety . 21
5.8.1 Initial set-up. 21
5.8.2 Training . 21
5.8.3 Personnel safety . 21
6 Classification procedure . 21
6.1 Devices for classification . 21
6.2 Parametric and functional testing . 21
6.3 Device stressing . 21
6.3.1 Device stressing methods . 21
6.3.2 No connect pins . 22
6.4 Pin combination stressing . 22
6.4.1 Pin combination stressing options . 22
6.4.2 No connect pins . 23
6.4.3 Supply pins . 23
6.4.4 Non-supply pins . 24
6.5 Pin groupings . 24
6.5.1 Supply pin groups . 24
6.5.2 Partitioning supply pin groups . 24
6.5.3 Supply pins connected by package plane . 25
6.5.4 Supply pins connected by an above-passivation layer. 25
6.5.5 Shorted non-supply pin groups . 25
6.6 Pin stress combinations . 25
6.6.1 Pin stress combination categorization . 25
6.6.2 Non-supply and supply to supply combinations (1, 2, … N) . 27
6.6.3 Non-supply to non-supply combinations . 28
6.7 Pin-pair stressing . 28
6.8 Low-parasitic HBM simulator allowance . 28
6.9 Testing after stressing . 29
7 Failure criteria . 29
8 Component classification . 29
Annex A (informative) Cloned non-supply (I/O) pin sampling test method. 30
A.1 Purpose and overview . 30
A.2 Pin sampling overview and statistical details . 30
A.3 IC product selections . 31
A.4 Randomly selecting and testing cloned I/O pins . 32
A.5 Determining if sampling can be used with the Excel spreadsheet . 32
A.5.1 Using the Excel spreadsheet . 32
A.5.2 Without using the Excel spreadsheet . 32
A.6 HBM testing with a sample of cloned I/O pins . 33
A.7 Examples of testing with sampled cloned I/Os . 33
A.7.1 Example 1 . 33
A.7.2 Example 2 . 34
Annex B (informative) Determination of withstand thresholds for pin or pin-combination
subsets . 36
B.1 Overview . 36
B.2 Testing procedures . 36
B.3 Restrictions . 37
B.4 Example of using subset withstand threshold data . 37
Annex C (informative) HBM test equipment parasitic properties . 38
C.1 Optional trailing pulse detection equipment or apparatus . 38
C.2 Optional pre-pulse voltage rise detection test equipment . 40
C.3 Optional pre-HBM current spike detection equipment . 41
C.4 Open-relay tester capacitance parasitics . 43
C.5 Test to Determine if an HBM Simulator is an N-channel Low-Parasitic
Simulator . 43
Annex D (informative) HBM test method flow chart . 45
Annex E (informative) Failure window detection testing methods . 48
E.1 Methodology . 48
E.2 Combined withstand threshold method and window search . 48
E.3 Failure window detection with a known withstand threshold . 48
Bibliography . 50
Figure 1 – Simplified HBM simulator circuit with loads . 12
Figure 2 – Current waveform through shorting wires . 15
Figure 3 – Current waveform through a 500 Ω resistor . 16
Figure 4 – Peak current short circuit ringing waveform . 17
Figure A.1 – SPL, V , and V with the Bell shape distribution pin failure curve . 31
1 M
Figure A.2 – I/O sampling test method flow chart . 35
Figure C.1 – Diagram of trailing pulse measurement setup . 38
Figure C.2 – Positive stress at 4 000 V . 39
Figure C.3 – Negative stress at 4 000 V . 39
Figure C.4 – Illustration of measuring voltage before HBM pulse with a Zener diode or
a device . 40
Figure C.5 – Example of voltage rise before the HBM current pulse across a 9,4 V
Zener diode . 41
Figure C.6 – Optional pre-current pulse detection equipment or apparatus . 42
Figure C.7 – Positive stress at 1 000 V . 42
Figure C.8 – Diagram of a 10-pin shorting test device showing current probe . 44
Figure D.1 – HBM test method flow chart . 47
Table 1 – Waveform specification . 19
Table 2 – Preferred pin combinations sets . 26
Table 3 – Alternative pin combinations sets . 26
Table 4 – HBM ESD component classification levels . 29
Table B.1 – Inclusion of lower ESD level high-speed pin data ESD information for
handling of ESDS in an ESD protected area (required) . 37
INTERNATIONAL ELECTROTECHNICAL COMMISSION
____________
Semiconductor devices -
Mechanical and climatic test methods -
Part 26: Electrostatic discharge (ESD) sensitivity testing -
Human body model (HBM)
FOREWORD
1) The International Electrotechnical Commission (IEC) is a worldwide organization for standardization comprising
all national electrotechnical committees (IEC National Committees). The object of IEC is to promote international
co-operation on all questions concerning standardization in the electrical and electronic fields. To this end and
in addition to other activities, IEC publishes International Standards, Technical Specifications, Technical Reports,
Publicly Available Specifications (PAS) and Guides (hereafter referred to as “IEC Publication(s)”). Their
preparation is entrusted to technical committees; any IEC National Committee interested in the subject dealt with
may participate in this preparatory work. International, governmental and non-governmental organizations liaising
with the IEC also participate in this preparation. IEC collaborates closely with the International Organization for
Standardization (ISO) in accordance with conditions determined by agreement between the two organizations.
2) The formal decisions or agreements of IEC on technical matters express, as nearly as possible, an international
consensus of opinion on the relevant subjects since each technical committee has representation from all
interested IEC National Committees.
3) IEC Publications have the form of recommendations for international use and are accepted by IEC National
Committees in that sense. While all reasonable efforts are made to ensure that the technical content of IEC
Publications is accurate, IEC cannot be held responsible for the way in which they are used or for any
misinterpretation by any end user.
4) In order to promote international uniformity, IEC National Committees undertake to apply IEC Publications
transparently to the maximum extent possible in their national and regional publications. Any divergence between
any IEC Publication and the corresponding national or regional publication shall be clearly indicated in the latter.
5) IEC itself does not provide any attestation of conformity. Independent certification bodies provide conformity
assessment services and, in some areas, access to IEC marks of conformity. IEC is not responsible for any
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6) All users should ensure that they have the latest edition of this publication.
7) No liability shall attach to IEC or its directors, employees, servants or agents including individual experts and
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Publications.
8) Attention is drawn to the Normative references cited in this publication. Use of the referenced publications is
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9) IEC draws attention to the possibility that the implementation of this document may involve the use of (a)
patent(s). IEC takes no position concerning the evidence, validity or applicability of any claimed patent rights in
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the latest information, which may be obtained from the patent database available at https://patents.iec.ch. IEC
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IEC 60749-26 has been prepared by IEC technical committee 47: Semiconductor devices in
collaboration with technical committee 101: Electrostatics. It is an International Standard.
This fifth edition cancels and replaces the fourth edition published in 2018. This edition
constitutes a technical revision. This standard is based upon ANSI/ESDA/JEDEC JS-001-2023.
It is used with permission of the copyright holders, ESD Association and JEDEC Solid state
Technology Association.
This edition includes the following significant technical changes with respect to the previous
edition:
a) new definitions have been added;
b) text has been added to clarify the designation of and allowances resulting from “low
parasitics”. The new designation includes the maximum number of pins of a device that can
pass the test procedure.
The text of this International Standard is based on the following documents:
Draft Report on voting
47/2963/FDIS 47/2984/RVD
Full information on the voting for its approval can be found in the report on voting indicated in
the above table.
The language used for the development of this International Standard is English.
This document was drafted in accordance with ISO/IEC Directives, Part 2, and developed in
accordance with ISO/IEC Directives, Part 1 and ISO/IEC Directives, IEC Supplement, available
at www.iec.ch/members_experts/refdocs. The main document types developed by IEC are
described in greater detail at www.iec.ch/publications.
A list of all parts in the IEC 60749 series, published under the general title Semiconductor
devices - Mechanical and climatic test methods, can be found on the IEC website.
The committee has decided that the contents of this document will remain unchanged until the
stability date indicated on the IEC website under webstore.iec.ch in the data related to the
specific document. At this date, the document will be
– reconfirmed,
– withdrawn, or
– revised.
1 Scope
This part of IEC 60749 establishes the procedure for testing, evaluating, and classifying
components and microcircuits in accordance with their susceptibility (sensitivity) to damage or
degradation by exposure to a defined human body model (HBM) electrostatic discharge (ESD).
The purpose of this document is to establish a test method that will replicate HBM failures and
provide reliable, repeatable HBM ESD test results from tester to tester, regardless of component
type. Repeatable data will allow accurate classifications and comparisons of HBM ESD
sensitivity levels.
ESD testing of semiconductor devices is selected from this test method, the machine model
(MM) test method (see IEC 60749-27) or other ESD test methods in the IEC 60749 series.
Unless otherwise specified, this test method is the one selected.
2 Normative references
There are no normative references in this document.
3 Terms and definitions
For the purposes of this document, the following terms and definitions apply.
ISO and IEC maintain terminology databases for use in standardization at the following
addresses:
– IEC Electropedia: available at https://www.electropedia.org/
– ISO Online browsing platform: available at https://www.iso.org/obp
3.1
above-passivation layer
APL
low-impedance metal plane built on the surface of a die, above the passivation layer, which
connects a group of bumps or pins
Note 1 to entry This structure is sometimes referred to as a redistribution layer (RDL). There can be multiple APLs
(sometimes referred to as islands) for a power or ground group.
Note 2 to entry: The group of bumps or pins is typically a power group or a ground group.
3.2
cloned non-supply pin
set of input, output or bidirectional pins using the same I/O cell and electrical schematic and
sharing the same associated supply pin group(s) including ESD power clamp(s)
3.3
component
item such as a resistor, diode, transistor, integrated circuit (IC) or hybrid circuit
3.4
component failure
condition in which a tested component does not meet one or more specified static or dynamic
data sheet parameters
3.5
coupled non-supply pin pair
two pins that have an intended direct current path (such as a pass gate or resistors, such as
differential amplifier inputs, or low voltage differential signalling (LVDS) pins), including
analogue and digital differential pairs and other special function pairs (e.g. D+/D−,
XTALin/XTALout, RFin/RFout, TxP/TxN, RxP/RxN, CCP_DP/CCN_DN, etc.)
3.6
data sheet parameters
static and dynamic component performance data supplied by the component manufacturer or
supplier
3.7
ESD withstand voltage
withstand threshold
highest voltage level not causing device failure with the device passing all tests performed at
lower voltage levels
Note 1 to entry: See note under ‘failure window’ definition
3.8
exposed pad
exposed metal plate on an IC package
Note 1 to entry: This metal plate can be electrically connected to the die.
3.9
feedthrough
direct or indirect (via a series resistor) connection from a pad cell layout
Note 1 to entry: This connection can allow additional elements, not included in the pad cell, to make electrical
connections to the bond pad (see Annex A).
3.10
failure window
intermediate range of stress voltages that can induce failure in a particular device type, when
the device type can pass some stress voltages both higher and lower than this range
Note 1 to entry: A component with a failure window can pass a 500 V test, fail a 1 000 V test and pass a 2 000 V
test. The withstand voltage of such a device is 500 V.
3.11
human body model electrostatic discharge
HBM ESD
ESD event meeting the waveform criteria specified in this document, approximating the
discharge from the fingertip of a typical human being to a grounded device
3.12
HBM ESD tester
HBM simulator
equipment that applies an HBM ESD to a component
3.13
I
ps
peak current value determined by the current at time t on the linear extrapolation of the
max
exponential current decay curve, based on the current waveform data over a 40 nanosecond
period beginning at t
max
SEE: Figure 2 a).
3.14
I
psmax
highest current value measured including the overshoot or ringing components due to internal
test simulator RLC parasitics
SEE: Figure 2 a).
3.15
no connect pin
package interconnection that is not electrically connected to a die
EXAMPLE Pin, bump, ball interconnection.
Note 1 to entry: There are some pins which are labelled as no connect, which are actually connected to the die and
should not be classified as a no connect pin.
3.16
non-socketed tester
HBM simulator that makes contact to the device under test (DUT) pins (or balls, lands, bumps
or die pads) with test probes rather than placing the DUT in a socket
3.17
non-supply pin
pin that is not categorized as a supply pin or no connect pin
Note 1 to entry This includes pins such as input, output, offset adjusts, compensation, clocks, controls, address,
data, Vref pins and VPP pins on EPROM memory. Most non-supply pins transmit or receive information such as
digital or analogue signals, timing, clock signals, and voltage or current reference levels.
3.18
package plane
low impedance metal layer built into an IC package connecting a group of bumps or pins
(typically power or ground)
Note 1 to entry: There can be multiple package planes (sometimes referred to as islands) for each power and
ground group.
3.19
pin
terminal, land, lead, bump, ball, or exposed pad on the package that can make an electrical
connection to the die
3.20
pre-pulse voltage
voltage occurring at the device under test (DUT) just prior to the generation of the HBM current
pulse
Note 1 to entry: See Clause C.2.
3.21
pulse generation circuit
dual polarity pulse source circuit network that produces a human body discharge current
waveform
Note 1 to entry The circuit network includes a pulse generator with its test equipment internal path up to the contact
pad of the test fixture. This circuit is also referred to as dual polarity pulse source.
3.22
ringing
high frequency oscillation superimposed on a waveform
3.23
shorted non-supply pin
any non-supply pin (typically an I/O pin) that is metallically connected (typically < 3 Ω) on the
chip or within the package to another non-supply pin (or set of non-supply pins)
3.24
socketed tester
HBM simulator that makes contact to DUT pins (or balls, lands, bumps or die pads) using a
DUT socket mounted on a test fixture board
3.25
specification limit
SPL
target specification level set by the customer's requirements or internal target
Note 1 to entry: See Annex A.
3.26
spurious current pulse
small HBM shaped pulse that follows the main current pulse, and is typically defined as a
percentage of I
psmax
3.27
step-stress hardening
ability of a component subjected to increasing ESD voltage stresses to withstand higher stress
levels than a similar component not previously stressed
EXAMPLE: A component can fail at 1 000 V if subjected to a single stress, but fail at 3 000 V if stressed
incrementally from 250 V.
3.28
supply pin
any pin that provides current to a circuit
Note 1 to entry: Supply pins typically transmit no information (such as digital or analogue signals, timing, clock
signals, and voltage or current reference levels). For the purpose of ESD testing, power and ground pins are treated
as supply pins.
3.29
terminal
output (A) or return (B) of the simulator pulse source
3.30
tester channel
path connecting the pulse source of the simulator to the DUT pin
3.31
test fixture board
specialized circuit board, with one or more component sockets, which connects the DUT(s) to
the HBM simulator
3.32
t
max
time when I is at its maximum value (I )
ps psmax
SEE: Figure 2.
3.33
trailing current pulse
current pulse that occurs after the HBM current pulse has decayed
Note 1 to entry: See Clause C.2.
Note 2 to entry: A trailing current pulse is a relatively constant current often lasting for hundreds of microseconds.
3.34
V
maximum HBM stress voltage step where all of the selected cloned non-supply pins pass
Note 1 to entry: See Annex A.
3.35
V
minimum HBM stress voltage step where all the selected cloned non-supply pins fail
Note 1 to entry: See Annex A.
3.36
V
M
minimum HBM stress voltage step where 50 % or greater of the selected cloned non-supply
pins fail
Note 1 to entry: See Annex A.
4 Apparatus and required equipment
4.1 Waveform verification equipment
All equipment used to evaluate the tester shall be calibrated in accordance with the
manufacturer's recommendation. This includes the oscilloscope, current probe and high voltage
resistor load. Maximum time between calibrations shall be one year. Calibration shall be
traceable to national or international standards.
Equipment capable of verifying the pulse waveforms defined in the test method in this document
includes, but is not limited to, an oscilloscope, evaluation loads and a current probe.
4.2 Oscilloscope
A digital oscilloscope should be preferred but analogue oscilloscopes may also be used. In
order to ensure accurate current waveform capture, the oscilloscope shall meet the following
requirements:
a) minimum sensitivity of 100 mA per major division when used in conjunction with the current
probe as specified in 4.4;
b) minimum bandwidth of 350 MHz;
c) for analogue scopes, minimum writing rate of one major division per nanosecond.
4.3 Additional requirements for digital oscilloscopes
Where a digital oscilloscope is used, the following additional requirements apply:
a) number of channels: 2 or more;
b) minimum sampling rate: 10 samples per second;
c) minimum vertical resolution: 8-bit;
d) minimum vertical accuracy: ±2,5 %;
e) minimum time base accuracy: 0,01 %;
f) minimum record length: 10 points.
4.4 Current probe
The requirements for the current probe are:
a) minimum bandwidth of 200 MHz;
b) peak pulse capability of 12 A;
c) rise time of less than 1 ns;
d) capable of accepting a solid conductor as specified in 4.5;
e) provides an output voltage per signal current as required in 4.2;
NOTE 1 This is usually between 1 mV/mA and 5 mV/mA.
f) low-frequency 3 dB point below 10 kHz (e.g. Tektronix CT-2 ) for measurement of decay
constant t (see 5.2.3.2, Table 1, and 4.4, NOTE 2).
d
NOTE 2 Results using a current probe with a low-frequency 3 dB point of 25 kHz (e.g. Tektronix CT-1 ) to
measure decay constant t are acceptable if t is found to be between 130 ns and 165 ns.
d d
4.5 Evaluation loads
Tester operation shall be checked with two evaluation loads.
2 2
a) Load 1: a solid 18 AWG to 24 AWG (non-US standard wire size 0,25 mm to 0,75 mm
cross-sectional area) tinned copper shorting wire as short as practicable to span the
distance between the two farthest pins in the socket while passing through the current probe
or long enough to pass through the current probe and contacted by the probes of the non-
socketed tester.
b) Load 2: a (500 ± 5) Ω, minimum 4 000 V voltage rating.
4.6 Attenuator
A 20,0 dB attenuator shall be used with a precision of ±0,5 dB, at least 1 GHz bandwidth, and
an impedance of (50 ± 5) Ω.
___________
Tektronix CT-1 and CT-2 are the trade names of products supplied by Tektronix, Inc. This information is given
for the convenience of users of this document and does not constitute an endorsement by IEC of the products
named. Equivalent products may be used if they can be shown to lead to the same results.
4.7 Human body model simulator
A simplified schematic of the HBM simulator or tester is given in Figure 1. The performance of
the tester is influenced by parasitic capacitance and inductance. Thus, construction of a tester
using this schematic does not guarantee that it will provide the HBM pulse required for this
document. The waveform capture procedures and requirements described in Clause 5
determine the acceptability of the equipment for use. DUT socket adapters may be stacked
(piggybacking or the insertion of secondary sockets into the main test socket) only if the
secondary socket waveform meets the requirements defined in Table 1 of this document.
Figure 1 – Simplified HBM simulator circuit with loads
NOTE 1 The current probes are specified in 4.4.
NOTE 2 The shorting wire (short) and 500 Ω resistor (R4) are evaluation loads specified in 4.5.
NOTE 3 Reversal of terminal A and terminal B is not commonly used to achieve dual polarity performance except
under the conditions described in 6.6.2.3 and 6.8.
NOTE 4 The charge removal circuit ensures a slow discharge of the device, thus avoiding the possibility of a
charged device model discharge. A simple example is a 10 kΩ or larger resistor (possibly in series with a switch) in
parallel with the test fixture board. This resistor can also be useful to control parasitic pre-pulse voltages (see
Clause C.2 and Clause C.3).
NOTE 5 The dual polarity pulse source (generator) is designed to avoid recharge transients and double pulses.
NOTE 6 Component values are nominal.
4.8 HBM test equipment parasitic properties
Some HBM simulators have been found to incorrectly classify HBM sensitivity levels due to
parasitic artifacts or uncontrolled voltages unintentionally built into the HBM simulator’s
environment. Annex C describes methods for determining if these effects are present and
optional mitigation techniques. See Clause C.5 for a procedure to determine if an HBM
simulator is considered an N-channel low-parasitic HBM simulator for a device with N pins
simultaneously connected to the simulator.
5 Stress test equipment qualification and routine verification
5.1 Overview of required HBM tester evaluations
The HBM tester and test fixture boards shall be qualified, re-qualified, and periodically verified
as described in Clause 5. A flow chart for this procedure is given in Annex D. The safety
precautions described in 5.8 shall be followed at all times.
5.2 Measurement procedures
5.2.1 Reference pin pair determination
The two pins of each socket on a test fixture board which make up the reference pin pair are:
a) the socket pin with the shortest wiring path of the test fixture to the pulse generation circuit
(terminal B), and
b) the socket pin with the longest wiring path of the test fixture from the pulse generation circuit
(terminal A) to the ESD stress socket (see Figure 1).
This information is typically provided by the equipment or test fixture board manufacturer. If
more than one pulse generation circuit is connected to a socket, then there will be more than
one reference pin pair.
On non-positive clamp fixtures, feed-through test point pads should be added on these paths
to allow connection of either the shorting wire or the 500 Ω load resistor during waveform
verification measurements. These test points should be added as close as possible to the
socket(s), and if the test fixture board uses more than one pulse generator, multiple feed-
through test points should be added for each pulse generator’s longest and shortest paths.
NOTE A positive clamp test socket is a zero insertion force (ZIF) socket with a clamping mechanism. It allows the
shorting wire to be easily clamped into the socket. Examples are dual in-line package (DIP) and pin grid array (PGA)
ZIF sockets.
5.2.2 Waveform capture with current probe
5.2.2.1 General
To capture a current waveform between two socket pins (usually the reference pin pair), use
the shorting wire (see 4.5, Load 1) for the short circuit measurement or the 500 Ω resistor
(see 4.5, Load 2) for the 500 Ω current measurement and the current probe (see 4.4).
NOTE At high stress voltages, an attenuator (4.6) can be necessary to prevent off-scale measurements on the
oscilloscope and avoid oscilloscope damage. At low stress levels, especially at the 50 V and 125 V levels, an
attenuator is not used when signal levels reach the lower limits of the oscilloscope voltage sensitivity.
5.2.2.2 Short circuit current waveform
Attach the shorting wire between the pins to be measured. Place the current probe around the
shorting wire, as close to terminal B as practical, observing the polarity shown in Figure 1. Apply
an ESD stress at the voltage and polarity required to execute the qualification, re-qualification
or periodic verification being conducted.
a) For positive clamp sockets, insert the shorting wire between the socket pins connected to
terminal A and terminal B and hold in place by closing the clamp.
b) For non-positive clamp sockets, attach the shorting wire between the socket pins connected
to terminal A and terminal B. If it is not possible to make contact within the socket, connect
the shorting wire between the reference pin pair test points or socket mounting holes, if
available. The design of the socket is important as some socket types can include contact
springs (coils) in their design. These springs can add more parasitic inductance to the signal
path and can affect the HBM waveform. Sockets that minimize the use of springs (coils)
should be selected. However, if it is not possible, their length should be kept as short as
possible.
c) For non-socketed testers, place the shorting wire with the inductive current probe on an
insulating surface and place the simulator terminal A and terminal B probes on the ends of
the wires.
5.2.2.3 500 Ω load current waveform
Place the current probe around the 500 Ω resistor’s lead, observing the polarity as shown in
Figure 1. Attach the 500 Ω resistor between the pins to be measured. The current probe shall
be placed around the wire between the resistor and terminal B. Apply an ESD stress at the
voltage and polarity required to execute the qualification, re-qualification or periodic verification
being conducted.
a) For socketed testers, follow procedures in accordance with the socket type as described in
5.2.2.2.
b) For non-socketed testers, place the test load and current probe on an insulating surface and
connect the tester’s probes to the ends of the test load.
5.2.3 Determination of waveform parameters
5.2.3.1 Use of waveforms
The captured waveforms are used to determine the parameter values listed in Table 1.
5.2.3.2 Short circuit waveform
Typical short circuit waveforms are shown in Figure 2 a), Figure 2 b) and Figure 4. The
parameters I (peak current), t (pulse rise time), t (pulse decay time) and I (ringing) are
ps r d R
determined from these waveforms. Ringing can prevent the simple determination of I . A
ps
graphical technique for determining I and I is
...
Questions, Comments and Discussion
Ask us and Technical Secretary will try to provide an answer. You can facilitate discussion about the standard in here.
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