IEC 822:1988
(Main)Parallel Sub-system Bus of the IEC 821 VME bus
Parallel Sub-system Bus of the IEC 821 VME bus
CEI 822 VSB. Bus parallèle de sous-système du bus CEI 821 VMEbus
General Information
Standards Content (Sample)
NORME INTERNATIONALE CE1
INTERNATIONAL STANDARD
IEC
822 ’
1 Première édition
First edition
Commission Electrotechnique Internationale
1988
International Electrotechnical Commission
fbtt,qyHapo~Hafl 3JleHTpOTeXHbIWcKWi KOMMCCMFI
CEI 822 VSB
Bus parallèle de sous-système
du bus CEI 821 VMEbus
IEC 822 VSB
Parallel Sub-system Bus of the
IEC 821 VMEbus
Publication
822: 1988
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0 a
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0 a
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l 0
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NORME INTERNATIONALE
INTERNATIONAL STANDARD
Commission Electrotechnique Internationale
International Electrotechnical Commission
fbti~ytiapO~HafI heKTpOTeXHbIWKi3R KOMMCCMR
CEI 822 VSB
Bus parallèle de sous-système
du bus CEI 821 VMEbus
IEC 822 VSB
Parallel Sub-system Bus of the
IEC 821 VMEbus
0 C E I 1988 Droits de reproduction réservés - Copyright - all rights reserved
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3, rue de Varembé Genève, Suisse
Bureau Central de la Commission Electrotechnique Internationale
---------------------- Page: 3 ----------------------
- 2 - 822 @ CEI
SOMMAI RE
Pages
PREAMBULE .
.................... 14
PREFACE . .
14
CHAPITRE 0: DOMAINE D'APPLICATION
CHAPITRE 1: INTRODUCTION A LA NORME DU BUS CE1 822 VSB
Sections
1.1 Objectifs de la norme CE1 822 VSB, bus parallèle de sous-
système du bus CE1 821 VMEbus (désormais référencé VSB) . . . . .
18
1.2 Eléments du système VSB .
18
1.2.1 Définitions générales . 18
1.2.1.1 Définition de la structure physique
......................... 18
1.2.1.2 Définition de la structure fonctionnelle .
20
1.2.1.3 Types de cycles VSB .
24
1.3 Diagrammes de la norme VSB . 30
1.4 Terminologie utilisée dans la norme .
30
1.4.1 Etats des lignes de signaux . 32
Utilisation de l'astérisque ($9
1.4.2 . 34
1.5 Spécification du protocole .
34
CHAPITRE 2: BUS DE TRANSFERT DE DONNEES DU VSB
2.1 Introduction . . 38
2.2 Lignes du bus de transfert de données . . . 40
2.2.1 Lignes d’adresse . . 40
2.2.1.1 ADOO-AD31 . . 40
2.2.1.2 SPACEO-SPACEl . . 42
2.2.1.3 SIZEO-SIZEl . . 42
........................
2.2.1.4 ASACKO+c--ASACKl+r . 42
GAO-GA2 . .
2.2.1.5 44
2.2.2 Lignes de données ADOO-AD31 . . 44
2.2.3 Lignes de commande . . 44
2.2.3.1 PAS* . . 44
2.2.3.2 AC . . 46
2.2.3.3 WR+: . .
46
2.2.3.4 LOCK+ . . 46
.
2.2.3.5 DSfc . . 46
2.2.3.6 WATT+< . . 46
2.2.3.7 ACK+c . . 48
2.2.3.8 ERR+ . . 48
2.2.3.9 IRQ'; . . 48
2.2.3.10 CACHE+: .
................... 50
2.3 Modules du DTB - Description g&érale . 50
MAITRE . .
2.3.1 52
2.3.2 ESCLAVE . . 54
---------------------- Page: 4 ----------------------
-3-
822 @ IEC
CONTENTS
Page
............................................................. 15
FOREWORD
15
PREFACE .
CHAPTER 0: SCOPE
CHAPTER 1: INTRODUCTION TO THE IEC 822 VSB BUS STANDARD
Section
1.1 Standard objectives of the IEC 822 VSB parallel Subsystem
Bus of the IEC 821 VMEbus (Subsystem henceforth referred to
19
as VSB) .
VSB system elements . 19
1.2
19
1.2.1 Basic definitions .
............................... 19
1.2.1.1 Physical structure definition
21
Functional structure definition .
1.2.1.2
25
1.2.1.3 Types of VSB cycles .
...................................... 31
1.3 VSB standard diagrams
31
Standard terminology .
1.4
33
1.4.1 Signal line states .
35
1.4.2 Use of the asterisk (JC) .
..................................... 35
1.5 Protocol specification
CHAPTER 2: VSB DATA TRANSFER BUS
39
2.1 Introduction . .*.i .
..................................... 41
2.2 Data Transfer Bus lines
41
2.2.1 Adressing lines .
41
2.2.1.1 ADOO-AD31 .
............................................... 43
2.2.1.2 SPACEO-SPACEl
SIZEO-SIZEl . 43
2.2.1.3
43
2.2.1.4 ASACKO+--ASACKlf: .
2.2.1.5 GAO-GA2 . 45
45
2.2.2 Data lines ADOO-AD31 .
............................................... 45
2.2.3 Control lines
45
PAS+c’ .
2.2.3.1
47
AC .
2.2.3.2
47
2.2.3.3 WR”: .
47
LOCK* .
2.2.3.4
47
2.2.3.5 DP? .
47
2.2.3.6 WAIT" .
........................................................ 49
2.2.3.7 ACKJr
........................................................ 49
2.2.3.8 ERR*
IRQ* . . . . . . . .~Q.0.*.~.~.~.~.~. 49
2.2.3.9
...................................................... 51
2.2.3.10 CACHE+
............................. 51
2.3 DTB modules - Basic description
53
2.3.1 MASTER .
....................................................... 55
2.3.2 SLAVE
---------------------- Page: 5 ----------------------
-4- 822 @ CEI
Sections Pages
Possibilités des MAITRES et des ESCLAVES . 56
2.4
2.4.1 Possibilités d’adressage . 60
2.4.1.1 Possibilités de base pour l'adressage . 62
2.4.1.2 Possibilité UNIQUEMENT D’ADRESSAGE . 64
Possibilités de transfert de données . . . 66
2.4.2
2.4.2.1 Possibilité de base de transfert de données des MAITRES . 66
2.4.2.2 Possibilités de base de transferts de données des ESCLAVES . . 68
2.4.2.3 Dimensionnement dynamique du bus . 70
Possibilité de TRANSFERT UNIQUE . 72
2.4.2.4
Possibilité de TRANSFERT PAR BLOC . 74
2.4.2.5
2.4.2.6 Possibilité de TRANSFERT INDIVISIBLE . 78
2.4.3 Possibilités d’interruption . 82
Possibilités d'interruption de base des MAITRES et des
2.4.3.1
82
ESCLAVES .
2.4.3.2 Possibilités de cycle de RECONNAISSANCE D'INTERRUPTION . 86
90
2.5 Interaction entre les MAITRES et les ESCLAVES .
Interaction entre les MAITRES et les ESCLAVES
2.5.1
pendant la phase de diffusion d'adresse . 92
2.5.1.1 Déroulement de la phase de diffusion d’adresse . 92
98
2.5.1.2 Evolution des signaux pendant la phase de diffusion d’adresse
Interaction entre les MAITRES et les ESCLAVES
2.5.2
pendant le transfert de .données . 104
........... 106
2.5.2.1 Déroulement d’un transfert de données en écriture
2.5.2.2 Déroulement d’un transfert de données en lecture . 112
2.5.2.3 Evolution des signaux pendant la phase de transfert
de données . 116
2.5.3 Interaction entre les MAITRES et les ESCLAVES pendant la fin
du cycle . 124
............................ 124
2.5.3.1 Déroulement de la fin d’un cycle
Interaction entre le MAITRE IHV et les ESCLAVES pendant
2.5.4
le cycle de RECONNAISSANCE D'INTERRUPTION . 126
.... 128
7.5.4.1 Organigramme d’un cycle de RECONNAISSANCE D'INTERRUPTION
Evolution des signaux pendant le cycle de RECONNAISSANCE
2.5.4.2
D'INTERRUPTION . 136
de chronologie du bus de transfert de données 138
2.6 Spécifications
CHAPITRE 3: ARBITRAGE DU BUS DE TRANSFERT DE DONNEES DU VSB
188
3.1 Introduction .
190
3.1.1 Types d'arbitrage .
3.2 Lignes d'arbitrage du bus . 190
190
3.2.1 BREQ+î .
3.2.2 BUSY+: . 190
3.2.3 BGIN+c/BGOUT+r . 192
- Description générale . 192
3.3 Modules d'arbitrage
ARBITRE . 192
3.3.1
3.3.2 DEMANDEUR . 194
198
3.4 Possibilités du DEMANDEUR .
Arbitrage série . 200
3.4.1
3.4.1.1 Interaction entre 1'ARBITRE et les DEMANDEURS SER . 202
3.4.1.2 Evolution des signaux pendant l'arbitrage série . 208
---------------------- Page: 6 ----------------------
- 5 -
822 @ IEC
Section Page
2.4 Capabilities of MASTERS and SLAVES . 57
2.4.1 Addressing capabilities . 61
Basic addressing capabilities . 63
2.4.1.1
ADDRESS-ONLY capability . 65
2.4.1.2
Data transfer capabilities . 67
2.4.2
2.4.2.1 Basic data transfer capability of MASTERS . 67
2.4.2.2 Basic data transfer capabilities of SLAVES . 69
Dynamic bus sizing . 71 .
2.4.2.3
2.4.2.4 SINGLE-TRANSFER capability . 73
2.4.2.5 BLOCK-TRANSFER capability . 75
2.4.2.6 INDIVISIBLE-ACCESS capability . 79
2.4.3 Interrupt capability . 83
Basic interrupt capabilities of MASTERS and SLAVES .
2.4.3.1 83
2.4.3.2 INTERRUPT-ACKNOWLEDGE cycle capabilities . 87
2.5 Interaction between MASTERS and SLAVES . 91
2.5.1 Interaction between MASTERS and SLAVES during address
broadcast phase . 93
2.5.1.1 Flow of the address broadcast phase . 93
2.5.1.2 Signaling during the address broadcast phase . 99
2.5.2 Interaction between MASTERS and SLAVES during the data-
transfer . 105
2.5.2.1 Flow of a Write data transfer . 107
Flow of a read data transfer .
2.5.2.2 113
2.5.2.3 Signaling during the data transfer phase . 117
2.5.3 Interaction between MASTERS and SLAVES during cycle
termination . 125
2.5.3.1 Flow of the termination of a cycle . 125
2.5.4 Interaction between the IHV MASTER and SLAVES during
the INTERRUPT-ACKNOWLEDGE cycles . . .
127
2.5.4.1 Flow of an INTERRUPT-ACKNOWLEDGE cycle .
129
2.5.4.2 Signaling during the INTERRUPT-ACKNOWLEDGE cycle . 137
Data transfer bus timing specifications .
2.6 139
CHAPTER 3: VSB DATA TRANSFER BUS ARBITRATION
3.1 Introduction .
189
3.1.1 Types of Arbitration .
191
3.2 Arbitration Bus lines . 191
3.2.1 BREQ* .
191
3.2.2 BUSY* . 191
3.2.3 BGIN*/BGOUT* .
193
3.3 Arbitration modules - Basic description . 193
3.3.1 ARBITER . 193
3.3.2 REQUESTER .
195
3.4 Capabilities of the REQUESTER .
199
3.4.1 Serial Arbitration
................................ . ......... 201
3.4.1.1 Interaction between the ARBITER and SER REQUESTERS .
203
3.4.1.2
Signaling during Serial Arbitration . 209
---------------------- Page: 7 ----------------------
822 @ CEI
Sections Pages
Possibilités de l'arbitrage parallèle .
3.4.2 212
Déroulement d'un cycle d'ARBITRAGE .
3.4.2.1 212
3.4.2.2 Evolution des signaux pendant le cycle d'ARBITRAGE . 218
3.4.3 Séquence de mise sous tension . 220
3.4.3.1 Déroulement d'une séquence de mise sous tension . 220
3.4.3.2 Interaction entre les modules du bus d'arbitrage
226
pendant le démarrage .
Interaction entre le MAITRE, son DEMANDEUR associé ef/ou
3.5
son ARBITRE associé . 228
3.5.1 Acquisition du DTB . .i . 228
Libération du DTB . 228
3.5.2
3.5.3 Course critique entre les demandes du MAITRE
et les allocations de 1'ARBITRE . 230
230
3.6 Spécifications de chronologie du bus d'arbitrage .
CHAPITRE 4: CARACTERISTIQUES ELECTRIQUES DES CARTES VSB
4.1 Introduction . 252
Terminologie . 252
4.1.1
4.2 Distribution de l'alimentation . 256
4.2.1 Caractéristiques de tension courant continu . 256
Caractéristiques électriques du connecteur . 256
4.2.2
Spécifications de commande et de réception du bus . .i . 256
4.3
256
4.3.1 Généralités .
4.3.2 REGLES de commande et de charge pour les lignes trois états
(ADOO-AD31, DS":, PAS”:, LOCKY:, SIZEO-SIZEl, SPACEO-SPACEl, WRgc) 260
4.3.3 REGLES de commande et de charge pour les lignes
à collecteur ouvert
(AC, ACK% AD24-AD31, ASACKO+ASACKl% BREQ% BUSY% CACHE%
ERRfc, IRQ+c, WAIT% . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
REGLES de commande et de charge pour BGINY: et BGOUTY: . . . . . . . . 268
43.4
4.3.5 REGLES de réception pour les lignes d'adressage géographique
270
(GAO-GAZ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Informations supplémentaires .:.: 270
4.3.6
4.4 Interconnexion des lignes de signal - Résumé . . . . . . . . . . . . . . . . 272
CHAPITRE 5: SPECIFICATIONS DU FOND DE PANIER DU VSB
................................................ 276
5.1 Introduction
................ 276
5.2 Caractéristiques physiques du fond de panier
5.3 Distribution du courant d'alimentation . .@ . 280
5.4 Caractéristiques électriques du fond de pani er . 280
5.4.1 Impédance caractéristique . . . . . . . . . . . . . . . . . . 280
................. 288
5.4.2 Réseaux d'adaptation . . . . . . . . . . . . . . . . . . . . . .
Interconnexion des lignes de signaux . . . . . . . 292
5.5
Généralités . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
5.5.1
5.5.2 Chaîne série BGIN~~/BGOUT~~ . 294
294
5.5.3 Adressage géographique .
Informations supplémentaires . 296
5.5.4
Affectation des broches VSB . 296
5.6
ANNEXE A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .~. 300
---------------------- Page: 8 ----------------------
\
822 @ IEC - 7 -
Page
Section
213
.............................
3.4.2 Parallel Arbitration capability
213
................................
3.4.2.1 Flow of an ARBITRATION cycle
219
......................
3.4.2.2 Signaling during the ARBITRATION cycle
221
...........................................
3.4.3 Power-up sequence
............................... 221
3.4.3.1 Flow of the power-up sequence
227
3.4.3.2 Interaction between arbitration bus modules during power-up .
3.5 Interaction between the MASTER, its associated REQUESTER
229
and/or its associated ARBITER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
229
Acquisition of the DTB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1
229
3.5.2 Release of the DTB . . .L.
231
3.5.3 Race conditions between MASTER requests and ARBITER grants . .
231
Arbitration bus timing specifications.
3.6
CHAPTER 4: ELECTRICAL CHARACTERISTICS OF VSB BOARDS
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
4.1
........ 253
4.1.1 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
4.2 Power distribution
........ 257
4.2.1 D.C. voltage characteristics . . . . . . . . . . . . . . . . . . . . . . .
........ 257
Connecter electrical ratings . . . . . . . . . . . . . . . . . . . . . . .
4.2.2
........ 257
4.3 Bus driving and receiving, requirements . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
4.3.1 General
Driving and loading RULES for three-state lines
4.3.2
261
(ADOO-AD31 y DS+c, PAS+:, LOCK+c, SIZEO-SIZEl, SPACEO-SPACEl, WR+)
43.3 Driving and loading RULES for open-collecter lines
(AC, ACK% AD24-AD31, ASACKOf:--ASACKl% BREQ% BUSY% CACHE%
265
ERR+:, IRQ% WAIT+c> .
............. 269
4.3.4 Driving and loading RULES for BGINY: and BGOUTY:
Receiving RULES for the geographical addressing lines
4.3.5
271
(GAO-GAZ) .
271
4.3.6 Additional information .
Signal lines interconnection - Summary . 273
4.4
CHAPTER 5: VSB BACKPLANE SPECIFICATIONS
...................... 277
Introduction .
5.1
...................... 277
Backplane physical characteristics .
5.2
...................... 281
5.3 Power distribution .
...................... 281
5.4 Backplane electrical characteristics .
281
Characteristic impedance . .
5.4.1
...................... 289
5.4.2 Termination networks .
293
.......... ......................
5.5 Signal line interconnection
...................... 293
..............................
5.5.1 General
............. 295
5.5.2 BGIN~~/BGOUT~~ daisy-chain
. . . . . . . . . . . . . . . 295
5.5.3 Geographical addressing .
297
Additional information .
5.5.4
. . . . . . . . . . . . . . . 297
VSB pin assignmenf .
5.6
301
APPENDIX A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
---------------------- Page: 9 ----------------------
822 @ CEI
Figures
Pages
l-l Modules fonctionnels et sous-ensembles de bus définis
par la norme VSB .
22
l-2 Notations utilisées dans les chronogrammes
..................... . 36
2-l Schéma-bloc fonctionnel du bus de transfert de données .
38
2-2 Schéma-bloc: MAITRE .
52
2-3 Schéma-bloc: ESCLAVE .
54
2-4 Organigramme général d’un cycle VSB .
58
2-5 Organigramme général d’un cycle UNIQUEMENT D'ADRESSAGE
......... 64
2-6 Organisation des données .
66
2-7 Organigramme général d’un cycle de TRANSFERT UNIQUE .
72
2-8 Organigramme général d’un cycle de TRANSFERT PAR BLOC
.......... 76
2-9 Organigramme général d'un cycle de RECONNAISSANCE D'INTERRUPTION
86
Z-10 Organigramme de la phase de diffusion d’adresse
................ 96
2-11 Organigramme d’un transfert de données en écriture .
110
2-12 Organigramme d’un transfert de données en lecture
.............. 114
2-13 Organigramme de la fin du cycle .
126
2-14 Organigramme d’un cycle de RECONNAISSANCE D'INTERRUPTION
....... 132
2-15 Chronologie des signaux
L 0(-K;':, WR;':,
SIZEO-SIZEl et SPACEO-SPACEl,
d’un MAITRE actif, d’un MAITRE IHV actif et
d’un DEMANDEUR PAR actif,
pour les cycles de TRANSFERT UNIQUE,
TRANSFERT PAR BLOC,
RECONNAISSANCE D'INTERRUPTION et
ARBITRAGE .
146
2-16 Chronologie de la diffusion d’adresse
du MAITRE actif et des ESCLAVES
pour les cycles UNIQUEMENT D'ADRESSAGE,
TRANSFERT UNIQUE et
TRANSFERT PAR BLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
148
2-17 Fin de cycle du MAITRE actif et des ESCLAVES pour les cycles
UNIQUEMENT D'ADRESSAGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
150
2-18 Chronologie d’un transfert de données en kriture
du MAITRE actif et des ESCLAVES
pour les cycles de TRANSFERT UNIQUE et
TRANSFERT PAR BLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
152
2-19 Chronologie d’un transfert de données en lecture
du MAITRE actif et des ESCLAVES
pour les cycles de TRANSFERT UNIQUE,
TRANSFERT PAR BLOC et
RECONNAISSANCE D'INTERRUPTION
................................ 156
Z-20
Phase de sélection du MAITRE IHV et des ESCLAVES INTV
pour les cycles de RECONNAISSANCE D'INTERRUPTION
............... 160
2-21 Chronologie des MAITRES et des ESCLAVES entre les cycles
....... 162
2-22 Chronologie du transfert de contrôle du DTB .
164
2-23 Déphasage entre ASACKOJ; et ASACKlyc . 166
2-24 Déphasage entre ACKY: et ERRY: .
166
3-l Schéma-bloc fonctionnel du bus d’arbitrage . 188
3-2 Schéma-bloc: ARBITRE .
194
3-3 Schéma-bloc: DEMANDEUR SER .
196
3-4 Schéma-bloc: DEMANDEUR PAR . 198
3--5 Organigramme de l'arbitrage série: deux DEMANDEURS
............. 204
3-6 Organigramme général d’un cycle d'ARBITRAGE . 212
3-7
Organigramme d’un cycle d'ARBITRAGE . 216
3-8 Organigramme de la séquence de démarrage
....................... 224
3-9 DEMANDEUR PAR actif, DEMANDEUR PAR concurrent et ESCLAVE
au repos: cycle d'ARBITRAGE . 236
3-10 Chronogramme du démarrage à la mise sous tension .
238
---------------------- Page: 10 ----------------------
822 @ IEC - 9 -
Figure Page
l-l Functional modules and sub-buses defined by the VSB standard . 23
Signal timing notation . 37
1-2
2-1 Data Transfer Bus functional block diagram . 39
Block diagram: MASTER . 53
2-2
2-3 Block diagram: SLAVE . 55
2-4 General flow of a VSB cycle . 59
General flow of an ADDRESS-ONLY cycle . 65
2-5
2-6 Organization of data . 67
2-7 General flow of a SINGLE-TRANSFER cycle . 73
2-8 General flow of a BLOCK-TRANSFER cycle . 77
2-9 General flow of an INTERRUPT-ACKNOWLEDGE cycle . 87
Z-10 Flow of the address broadcast phase . 97
Flow of a Write data transfer . 111
2-11
2-12 Flow of a read data transfer . 115
2-13 Flow of the termination of the cycle . 127
2-14 Flow of an INTERRUPT-ACKNOWLEDGE cycle . 133
2-15 Active MASTER? active IHV MASTER
and active PAR REQUESTER,
LOCKY:, WR% SIZEO-SIZEl and SPACEO-SPACEl timing,
SINGLE-TRANSFER,
BLOCK-TRANSFER,
INTERRUPT-ACKNOWLEDGE and
ARBITRATION
...
Questions, Comments and Discussion
Ask us and Technical Secretary will try to provide an answer. You can facilitate discussion about the standard in here.