IEC 822:1988

Parallel Sub-system Bus of the IEC 821 VME bus

CEI 822 VSB. Bus parallèle de sous-système du bus CEI 821 VMEbus

General Information

• Status: Withdrawn
• Publication Date: 31-May-1988
• Withdrawal Date: 31-May-1988
• ICS: 35.160 - Microprocessor systems
• Technical Committee: ISO/IEC JTC 1/SC 25 - Interconnection of information technology equipment
• Drafting Committee: ISO/IEC JTC 1/SC 25 - Interconnection of information technology equipment
• Current Stage: 9599 - Withdrawal of International Standard
• Start Date: 28-Oct-2020
• Completion Date: 12-Feb-2026

Standards Content (Sample)

NORME INTERNATIONALE CE1
INTERNATIONAL STANDARD
IEC
822 ’
1 Première édition
First edition
Commission Electrotechnique Internationale
International Electrotechnical Commission
fbtt,qyHapo~Hafl 3JleHTpOTeXHbIWcKWi KOMMCCMFI
CEI 822 VSB
Bus parallèle de sous-système
du bus CEI 821 VMEbus
IEC 822 VSB
Parallel Sub-system Bus of the
IEC 821 VMEbus
Publication
822: 1988
Révision de la présente publication Revision of this publication
Le contenu technique des publications de la CE 1 est constam- The technical content of 1 EC publications is kept under con-
ment revu par la Commission afin d’assurer qu’il reflète bien l’état stant review by the 1 EC, thus ensuring that the content reflects
actuel de la technique. current technology.
Les renseignements relatifs à ce travail de révision, à l’établis-
Information on the work of revision, the issue of revised edi-
sement des éditions révisées et aux mises à jour peuvent être tions and amendment sheets may be obtained from 1 EC National
obtenus auprès des Comités nationaux de la CI 1 et en consultant Committees and from the following 1 EC sources:
les documents ci-dessous :
Bulletin de la CE 1 1 E C Bulletin
0 a
Annuaire de la CE 1 1 EC Yearbook
0 a
Catalogue des publications de la CE 1 Catalogue of 1 E C Publications
l 0
Publié annuellement
Published yearly
Terminologie Terminology
En ce qui concerne la terminologie générale, le lecteur se repor- For general terminology, readers are referred to 1 EC Publi-
tera à la Publication 50 de la CE 1: Vocabulaire Electrotechnique
cation 50 : International Electrotechnical Vocabulary (IEV), which
International (VEI), qui est établie sous forme de chapitres séparés is issued in the form of separate chapters each dealing with a
traitant chacun d’un sujet défini, 1’Index général étant publié sépa-
specifïc field, the General Index being published as a separate
rément. Des détails complets sur le VE1 peuvent être obtenus sur booklet. Full details of the IEV Will be supplied on request.
demande.
Les termes et définitions figurant dans la présente publication The terms and definitions contained in the present publication
ont été soit repris du VEI, soit spécifiquement approuvés aux fins have either been taken from the IEV or have been specifically
de cette publication. approved for the purpose of this publication.
Symboles graphiques et littéraux Graphical and letter symbols
Pour les symboles graphiques, symboles littéraux et signes For graphical symbols, and letter symbols and signs approved
d’usage général approuvés par la C E 1, le lecteur consultera: by the 1 EC for general use, readers are referred to:
- la Publication 27 de la CE 1: Symboles littéraux à utiliser en - 1 EC Publication 27 : Letter symbols to be used in electrical
électrotechnique; technology ;
- la Publication 6 17 de la CE 1: Symboles graphiques pour - 1 EC Publication 6 17: Graphical symbols for diagrams.
schémas.
Les symboles et signes contenus dans la présente publication ont The symbols and signs contained in the present publication
été soit repris des Publications 27 ou 6 17 de la CE 1, soit spécifï- have either been taken from 1 EC Publications 27 or 6 17, or have
quement approuvés aux fins de cette publication.
been specifïcally approved for the purpose of this publication.
Publications de la CE 1 établies par le même 1 E C publications prepared by the same
Comité d’Etudes Technical Committee
L’attention du lecteur est attirée sur le deuxième feuillet de la The attention of readers is drawn to the back caver, which lists
couverture, qui énumère les publications de la CE 1 préparées par 1 EC publications issued by the Technical Committee which has
le Comité d’Etudes qui a établi la présente publication. prepared the present publication.

NORME INTERNATIONALE
INTERNATIONAL STANDARD
Commission Electrotechnique Internationale
International Electrotechnical Commission
fbti~ytiapO~HafI heKTpOTeXHbIWKi3R KOMMCCMR
CEI 822 VSB
Bus parallèle de sous-système
du bus CEI 821 VMEbus
IEC 822 VSB
Parallel Sub-system Bus of the
IEC 821 VMEbus
0 C E I 1988 Droits de reproduction réservés - Copyright - all rights reserved
No part of thls publtcatlon may be reproduced or utiized In any form or by any means,
Aucune partie de cette pubkatton ne peut être reproduite ni utilisée sous quelque
electronlc or mechanlcal, Includlng photocopylng and mIcrofIlm, wlthout permission
forme que ce soit et par aucun procédé, électronique ou mécanique, y compris la
In wnting from the publtsher.
photocopte et les mIcrofIlms, sans l’accord écrit de l’éditeur.
3, rue de Varembé Genève, Suisse
Bureau Central de la Commission Electrotechnique Internationale

- 2 - 822 @ CEI
SOMMAI RE
Pages
PREAMBULE .
.................... 14
PREFACE . .
CHAPITRE 0: DOMAINE D'APPLICATION
CHAPITRE 1: INTRODUCTION A LA NORME DU BUS CE1 822 VSB
Sections
1.1 Objectifs de la norme CE1 822 VSB, bus parallèle de sous-
système du bus CE1 821 VMEbus (désormais référencé VSB) . . . . .
1.2 Eléments du système VSB .
1.2.1 Définitions générales . 18
1.2.1.1 Définition de la structure physique
......................... 18
1.2.1.2 Définition de la structure fonctionnelle .
1.2.1.3 Types de cycles VSB .
1.3 Diagrammes de la norme VSB . 30
1.4 Terminologie utilisée dans la norme .
1.4.1 Etats des lignes de signaux . 32
Utilisation de l'astérisque ($9
1.4.2 . 34
1.5 Spécification du protocole .
CHAPITRE 2: BUS DE TRANSFERT DE DONNEES DU VSB
2.1 Introduction . . 38
2.2 Lignes du bus de transfert de données . . . 40
2.2.1 Lignes d’adresse . . 40
2.2.1.1 ADOO-AD31 . . 40
2.2.1.2 SPACEO-SPACEl . . 42
2.2.1.3 SIZEO-SIZEl . . 42
........................
2.2.1.4 ASACKO+c--ASACKl+r . 42
GAO-GA2 . .
2.2.1.5 44
2.2.2 Lignes de données ADOO-AD31 . . 44
2.2.3 Lignes de commande . . 44
2.2.3.1 PAS* . . 44
2.2.3.2 AC . . 46
2.2.3.3 WR+: . .
2.2.3.4 LOCK+ . . 46
.
2.2.3.5 DSfc . . 46
2.2.3.6 WATT+< . . 46
2.2.3.7 ACK+c . . 48
2.2.3.8 ERR+ . . 48
2.2.3.9 IRQ'; . . 48
2.2.3.10 CACHE+: .
................... 50
2.3 Modules du DTB - Description g&érale . 50
MAITRE . .
2.3.1 52
2.3.2 ESCLAVE . . 54

-3-
822 @ IEC
CONTENTS
Page
............................................................. 15
FOREWORD
PREFACE .
CHAPTER 0: SCOPE
CHAPTER 1: INTRODUCTION TO THE IEC 822 VSB BUS STANDARD
Section
1.1 Standard objectives of the IEC 822 VSB parallel Subsystem
Bus of the IEC 821 VMEbus (Subsystem henceforth referred to
as VSB) .
VSB system elements . 19
1.2
1.2.1 Basic definitions .
............................... 19
1.2.1.1 Physical structure definition
Functional structure definition .
1.2.1.2
1.2.1.3 Types of VSB cycles .
...................................... 31
1.3 VSB standard diagrams
Standard terminology .
1.4
1.4.1 Signal line states .
1.4.2 Use of the asterisk (JC) .
..................................... 35
1.5 Protocol specification
CHAPTER 2: VSB DATA TRANSFER BUS
2.1 Introduction . .*.i .
..................................... 41
2.2 Data Transfer Bus lines
2.2.1 Adressing lines .
2.2.1.1 ADOO-AD31 .
............................................... 43
2.2.1.2 SPACEO-SPACEl
SIZEO-SIZEl . 43
2.2.1.3
2.2.1.4 ASACKO+--ASACKlf: .
2.2.1.5 GAO-GA2 . 45
2.2.2 Data lines ADOO-AD31 .
............................................... 45
2.2.3 Control lines
PAS+c’ .
2.2.3.1
AC .
2.2.3.2
2.2.3.3 WR”: .
LOCK* .
2.2.3.4
2.2.3.5 DP? .
2.2.3.6 WAIT" .
........................................................ 49
2.2.3.7 ACKJr
........................................................ 49
2.2.3.8 ERR*
IRQ* . . . . . . . .~Q.0.*.~.~.~.~.~. 49
2.2.3.9
...................................................... 51
2.2.3.10 CACHE+
............................. 51
2.3 DTB modules - Basic description
2.3.1 MASTER .
....................................................... 55
2.3.2 SLAVE
-4- 822 @ CEI
Sections Pages
Possibilités des MAITRES et des ESCLAVES . 56
2.4
2.4.1 Possibilités d’adressage . 60
2.4.1.1 Possibilités de base pour l'adressage . 62
2.4.1.2 Possibilité UNIQUEMENT D’ADRESSAGE . 64
Possibilités de transfert de données . . . 66
2.4.2
2.4.2.1 Possibilité de base de transfert de données des MAITRES . 66
2.4.2.2 Possibilités de base de transferts de données des ESCLAVES . . 68
2.4.2.3 Dimensionnement dynamique du bus . 70
Possibilité de TRANSFERT UNIQUE . 72
2.4.2.4
Possibilité de TRANSFERT PAR BLOC . 74
2.4.2.5
2.4.2.6 Possibilité de TRANSFERT INDIVISIBLE . 78
2.4.3 Possibilités d’interruption . 82
Possibilités d'interruption de base des MAITRES et des
2.4.3.1
ESCLAVES .
2.4.3.2 Possibilités de cycle de RECONNAISSANCE D'INTERRUPTION . 86
2.5 Interaction entre les MAITRES et les ESCLAVES .
Interaction entre les MAITRES et les ESCLAVES
2.5.1
pendant la phase de diffusion d'adresse . 92
2.5.1.1 Déroulement de la phase de diffusion d’adresse . 92
2.5.1.2 Evolution des signaux pendant la phase de diffusion d’adresse
Interaction entre les MAITRES et les ESCLAVES
2.5.2
pendant le transfert de .données . 104
........... 106
2.5.2.1 Déroulement d’un transfert de données en écriture
2.5.2.2 Déroulement d’un transfert de données en lecture . 112
2.5.2.3 Evolution des signaux pendant la phase de transfert
de données . 116
2.5.3 Interaction entre les MAITRES et les ESCLAVES pendant la fin
du cycle . 124
............................ 124
2.5.3.1 Déroulement de la fin d’un cycle
Interaction entre le MAITRE IHV et les ESCLAVES pendant
2.5.4
le cycle de RECONNAISSANCE D'INTERRUPTION . 126
.... 128
7.5.4.1 Organigramme d’un cycle de RECONNAISSANCE D'INTERRUPTION
Evolution des signaux pendant le cycle de RECONNAISSANCE
2.5.4.2
D'INTERRUPTION . 136
de chronologie du bus de transfert de données 138
2.6 Spécifications
CHAPITRE 3: ARBITRAGE DU BUS DE TRANSFERT DE DONNEES DU VSB
3.1 Introduction .
3.1.1 Types d'arbitrage .
3.2 Lignes d'arbitrage du bus . 190
3.2.1 BREQ+î .
3.2.2 BUSY+: . 190
3.2.3 BGIN+c/BGOUT+r . 192
- Description générale . 192
3.3 Modules d'arbitrage
ARBITRE . 192
3.3.1
3.3.2 DEMANDEUR . 194
3.4 Possibilités du DEMANDEUR .
Arbitrage série . 200
3.4.1
3.4.1.1 Interaction entre 1'ARBITRE et les DEMANDEURS SER . 202
3.4.1.2 Evolution des signaux pendant l'arbitrage série . 208

- 5 -
822 @ IEC
Section Page
2.4 Capabilities of MASTERS and SLAVES . 57
2.4.1 Addressing capabilities . 61
Basic addressing capabilities . 63
2.4.1.1
ADDRESS-ONLY capability . 65
2.4.1.2
Data transfer capabilities . 67
2.4.2
2.4.2.1 Basic data transfer capability of MASTERS . 67
2.4.2.2 Basic data transfer capabilities of SLAVES . 69
Dynamic bus sizing . 71 .
2.4.2.3
2.4.2.4 SINGLE-TRANSFER capability . 73
2.4.2.5 BLOCK-TRANSFER capability . 75
2.4.2.6 INDIVISIBLE-ACCESS capability . 79
2.4.3 Interrupt capability . 83
Basic interrupt capabilities of MASTERS and SLAVES .
2.4.3.1 83
2.4.3.2 INTERRUPT-ACKNOWLEDGE cycle capabilities . 87
2.5 Interaction between MASTERS and SLAVES . 91
2.5.1 Interaction between MASTERS and SLAVES during address
broadcast phase . 93
2.5.1.1 Flow of the address broadcast phase . 93
2.5.1.2 Signaling during the address broadcast phase . 99
2.5.2 Interaction between MASTERS and SLAVES during the data-
transfer . 105
2.5.2.1 Flow of a Write data transfer . 107
Flow of a read data transfer .
2.5.2.2 113
2.5.2.3 Signaling during the data transfer phase . 117
2.5.3 Interaction between MASTERS and SLAVES during cycle
termination . 125
2.5.3.1 Flow of the termination of a cycle . 125
2.5.4 Interaction between the IHV MASTER and SLAVES during
the INTERRUPT-ACKNOWLEDGE cycles . . .
2.5.4.1 Flow of an INTERRUPT-ACKNOWLEDGE cycle .
2.5.4.2 Signaling during the INTERRUPT-ACKNOWLEDGE cycle . 137
Data transfer bus timing specifications .
2.6 139
CHAPTER 3: VSB DATA TRANSFER BUS ARBITRATION
3.1 Introduction .
3.1.1 Types of Arbitration .
3.2 Arbitration Bus lines . 191
3.2.1 BREQ* .
3.2.2 BUSY* . 191
3.2.3 BGIN*/BGOUT* .
3.3 Arbitration modules - Basic description . 193
3.3.1 ARBITER . 193
3.3.2 REQUESTER .
3.4 Capabilities of the REQUESTER .
3.4.1 Serial Arbitration
................................ . ......... 201
3.4.1.1 Interaction between the ARBITER and SER REQUESTERS .
3.4.1.2
Signaling during Serial Arbitration . 209

822 @ CEI
Sections Pages
Possibilités de l'arbitrage parallèle .
3.4.2 212
Déroulement d'un cycle d'ARBITRAGE .
3.4.2.1 212
3.4.2.2 Evolution des signaux pendant le cycle d'ARBITRAGE . 218
3.4.3 Séquence de mise sous tension . 220
3.4.3.1 Déroulement d'une séquence de mise sous tension . 220
3.4.3.2 Interaction entre les modules du bus d'arbitrage
pendant le démarrage .
Interaction entre le MAITRE, son DEMANDEUR associé ef/ou
3.5
son ARBITRE associé . 228
3.5.1 Acquisition du DTB . .i . 228
Libération du DTB . 228
3.5.2
3.5.3 Course critique entre les demandes du MAITRE
et les allocations de 1'ARBITRE . 230
3.6 Spécifications de chronologie du bus d'arbitrage .
CHAPITRE 4: CARACTERISTIQUES ELECTRIQUES DES CARTES VSB
4.1 Introduction . 252
Terminologie . 252
4.1.1
4.2 Distribution de l'alimentation . 256
4.2.1 Caractéristiques de tension courant continu . 256
Caractéristiques électriques du connecteur . 256
4.2.2
Spécifications de commande et de réception du bus . .i . 256
4.3
4.3.1 Généralités .
4.3.2 REGLES de commande et de charge pour les lignes trois états
(ADOO-AD31, DS":, PAS”:, LOCKY:, SIZEO-SIZEl, SPACEO-SPACEl, WRgc) 260
4.3.3 REGLES de commande et de charge pour les lignes
à collecteur ouvert
(AC, ACK% AD24-AD31, ASACKO+ASACKl% BREQ% BUSY% CACHE%
ERRfc, IRQ+c, WAIT% . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
REGLES de commande et de charge pour BGINY: et BGOUTY: . . . . . . . . 268
43.4
4.3.5 REGLES de réception pour les lignes d'adressage géographique
(GAO-GAZ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Informations supplémentaires .:.: 270
4.3.6
4.4 Interconnexion des lignes de signal - Résumé . . . . . . . . . . . . . . . . 272
CHAPITRE 5: SPECIFICATIONS DU FOND DE PANIER DU VSB
................................................ 276
5.1 Introduction
................ 276
5.2 Caractéristiques physiques du fond de panier
5.3 Distribution du courant d'alimentation . .@ . 280
5.4 Caractéristiques électriques du fond de pani er . 280
5.4.1 Impédance caractéristique . . . . . . . . . . . . . . . . . . 280
................. 288
5.4.2 Réseaux d'adaptation . . . . . . . . . . . . . . . . . . . . . .
Interconnexion des lignes de signaux . . . . . . . 292
5.5
Généralités . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
5.5.1
5.5.2 Chaîne série BGIN~~/BGOUT~~ . 294
5.5.3 Adressage géographique .
Informations supplémentaires . 296
5.5.4
Affectation des broches VSB . 296
5.6
ANNEXE A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .~. 300

\
822 @ IEC - 7 -
Page
Section
.............................
3.4.2 Parallel Arbitration capability
................................
3.4.2.1 Flow of an ARBITRATION cycle
......................
3.4.2.2 Signaling during the ARBITRATION cycle
...........................................
3.4.3 Power-up sequence
............................... 221
3.4.3.1 Flow of the power-up sequence
3.4.3.2 Interaction between arbitration bus modules during power-up .
3.5 Interaction between the MASTER, its associated REQUESTER
and/or its associated ARBITER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Acquisition of the DTB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.5.1
3.5.2 Release of the DTB . . .L.
3.5.3 Race conditions between MASTER requests and ARBITER grants . .
Arbitration bus timing specifications.
3.6
CHAPTER 4: ELECTRICAL CHARACTERISTICS OF VSB BOARDS
Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
4.1
........ 253
4.1.1 Terminology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
4.2 Power distribution
........ 257
4.2.1 D.C. voltage characteristics . . . . . . . . . . . . . . . . . . . . . . .
........ 257
Connecter electrical ratings . . . . . . . . . . . . . . . . . . . . . . .
4.2.2
........ 257
4.3 Bus driving and receiving, requirements . . . . . . . . . . . . .
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
4.3.1 General
Driving and loading RULES for three-state lines
4.3.2
(ADOO-AD31 y DS+c, PAS+:, LOCK+c, SIZEO-SIZEl, SPACEO-SPACEl, WR+)
43.3 Driving and loading RULES for open-collecter lines
(AC, ACK% AD24-AD31, ASACKOf:--ASACKl% BREQ% BUSY% CACHE%
ERR+:, IRQ% WAIT+c> .
............. 269
4.3.4 Driving and loading RULES for BGINY: and BGOUTY:
Receiving RULES for the geographical addressing lines
4.3.5
(GAO-GAZ) .
4.3.6 Additional information .
Signal lines interconnection - Summary . 273
4.4
CHAPTER 5: VSB BACKPLANE SPECIFICATIONS
...................... 277
Introduction .
5.1
...................... 277
Backplane physical characteristics .
5.2
...................... 281
5.3 Power distribution .
...................... 281
5.4 Backplane electrical characteristics .
Characteristic impedance . .
5.4.1
...................... 289
5.4.2 Termination networks .
.......... ......................
5.5 Signal line interconnection
...................... 293
..............................
5.5.1 General
............. 295
5.5.2 BGIN~~/BGOUT~~ daisy-chain
. . . . . . . . . . . . . . . 295
5.5.3 Geographical addressing .
Additional information .
5.5.4
. . . . . . . . . . . . . . . 297
VSB pin assignmenf .
5.6
APPENDIX A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .

822 @ CEI
Figures
Pages
l-l Modules fonctionnels et sous-ensembles de bus définis
par la norme VSB .
l-2 Notations utilisées dans les chronogrammes
..................... . 36
2-l Schéma-bloc fonctionnel du bus de transfert de données .
2-2 Schéma-bloc: MAITRE .
2-3 Schéma-bloc: ESCLAVE .
2-4 Organigramme général d’un cycle VSB .
2-5 Organigramme général d’un cycle UNIQUEMENT D'ADRESSAGE
......... 64
2-6 Organisation des données .
2-7 Organigramme général d’un cycle de TRANSFERT UNIQUE .
2-8 Organigramme général d’un cycle de TRANSFERT PAR BLOC
.......... 76
2-9 Organigramme général d'un cycle de RECONNAISSANCE D'INTERRUPTION
Z-10 Organigramme de la phase de diffusion d’adresse
................ 96
2-11 Organigramme d’un transfert de données en écriture .
2-12 Organigramme d’un transfert de données en lecture
.............. 114
2-13 Organigramme de la fin du cycle .
2-14 Organigramme d’un cycle de RECONNAISSANCE D'INTERRUPTION
....... 132
2-15 Chronologie des signaux
L 0(-K;':, WR;':,
SIZEO-SIZEl et SPACEO-SPACEl,
d’un MAITRE actif, d’un MAITRE IHV actif et
d’un DEMANDEUR PAR actif,
pour les cycles de TRANSFERT UNIQUE,
TRANSFERT PAR BLOC,
RECONNAISSANCE D'INTERRUPTION et
ARBITRAGE .
2-16 Chronologie de la diffusion d’adresse
du MAITRE actif et des ESCLAVES
pour les cycles UNIQUEMENT D'ADRESSAGE,
TRANSFERT UNIQUE et
TRANSFERT PAR BLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-17 Fin de cycle du MAITRE actif et des ESCLAVES pour les cycles
UNIQUEMENT D'ADRESSAGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-18 Chronologie d’un transfert de données en kriture
du MAITRE actif et des ESCLAVES
pour les cycles de TRANSFERT UNIQUE et
TRANSFERT PAR BLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-19 Chronologie d’un transfert de données en lecture
du MAITRE actif et des ESCLAVES
pour les cycles de TRANSFERT UNIQUE,
TRANSFERT PAR BLOC et
RECONNAISSANCE D'INTERRUPTION
................................ 156
Z-20
Phase de sélection du MAITRE IHV et des ESCLAVES INTV
pour les cycles de RECONNAISSANCE D'INTERRUPTION
............... 160
2-21 Chronologie des MAITRES et des ESCLAVES entre les cycles
....... 162
2-22 Chronologie du transfert de contrôle du DTB .
2-23 Déphasage entre ASACKOJ; et ASACKlyc . 166
2-24 Déphasage entre ACKY: et ERRY: .
3-l Schéma-bloc fonctionnel du bus d’arbitrage . 188
3-2 Schéma-bloc: ARBITRE .
3-3 Schéma-bloc: DEMANDEUR SER .
3-4 Schéma-bloc: DEMANDEUR PAR . 198
3--5 Organigramme de l'arbitrage série: deux DEMANDEURS
............. 204
3-6 Organigramme général d’un cycle d'ARBITRAGE . 212
3-7
Organigramme d’un cycle d'ARBITRAGE . 216
3-8 Organigramme de la séquence de démarrage
....................... 224
3-9 DEMANDEUR PAR actif, DEMANDEUR PAR concurrent et ESCLAVE
au repos: cycle d'ARBITRAGE . 236
3-10 Chronogramme du démarrage à la mise sous tension .
822 @ IEC - 9 -
Figure Page
l-l Functional modules and sub-buses defined by the VSB standard . 23
Signal timing notation . 37
1-2
2-1 Data Transfer Bus functional block diagram . 39
Block diagram: MASTER . 53
2-2
2-3 Block diagram: SLAVE . 55
2-4 General flow of a VSB cycle . 59
General flow of an ADDRESS-ONLY cycle . 65
2-5
2-6 Organization of data . 67
2-7 General flow of a SINGLE-TRANSFER cycle . 73
2-8 General flow of a BLOCK-TRANSFER cycle . 77
2-9 General flow of an INTERRUPT-ACKNOWLEDGE cycle . 87
Z-10 Flow of the address broadcast phase . 97
Flow of a Write data transfer . 111
2-11
2-12 Flow of a read data transfer . 115
2-13 Flow of the termination of the cycle . 127
2-14 Flow of an INTERRUPT-ACKNOWLEDGE cycle . 133
2-15 Active MASTER? active IHV MASTER
and active PAR REQUESTER,
LOCKY:, WR% SIZEO-SIZEl and SPACEO-SPACEl timing,
SINGLE-TRANSFER,
BLOCK-TRANSFER,
INTERRUPT-ACKNOWLEDGE and
ARBITRATION cycles .
2-16 Active MASTER and SLAVES,
address broadcast timing,
ADDRESS-ONLY,
SINGLE-TRANSFER and
BLOCK-TRANSFER cycles . 149
2-17 Active MASTER and SLAVES, cycle termination
ADDRESS-ONLY cycles .
2-18 Active MASTER and SLAVES,
Write data transfer timing,
SINGLE-TRANSFER and
BLOCK-TRANSFER cycles .
2-19 Active MASTER and SLAVES,
read data transfer timing,
SINGLE-TRANSFER,
BLOCK-TRANSFER and
INTERRUPT-ACKNOWLEDGE cycles .
Z-20 IHV MASTER and INTV SLAVES, selection phase INTERRUPT-
ACKNOWLEDGE cycles . 161
2-21 MASTERS and SLAVES intercycle timing . 163
DTB control transfer timing .
2-22 165
2-23 Skew between ASACKO$c and ASACKlyc . 167
2-24 Skew between ACK$: and ERR* . 167
Arbitration bus functional block diagram .
3-l 189
3-2 Block diagram: ARBITER . 195
Block diagram: SER REQUESTER .
3-3 197
3-4 Block diagram: PAR REQUESTER .
3-5 Serial Arbitration flow diagram: two REQUESTERS . 205
3-6 General flow of an ARBITRATION cycle . 213
3-7 Flow of an ARBITRATION cycle .
3-8 Flow of the power-up sequence . 225
Active PAR REQUESTER, contending PAR REQUESTER and idle SLAVE
3-9
ARBITRATION cycle .
3-10 Power-up timing . 239

822 @ CEI
Figures
Pages
4-l Niveaux des signaux VSB . 258
5-l Dimensions du fond de panier VSB
............................... 278
5-2 Section transversale du microruban d’une ligne de signal
du fond de panier .
5-3 Z en fonction de la largeur de piste . 284
5-4 CI en fonction de la largeur de piste
.......................... 284
5-5 Adaptation standard du bus .
Illustration de la chaîne série BGINWBGOUTfr
5-6 .
5-7 Circuit résistancekapacité des lignes d’adressage géographique
Al
Organigramme de la phase de sélection . 302
A2 Commande de la phase de sélection; schéma-bloc général
......... 304
A3 Un exemple pour la logique de sélection .
Tableaux
2-l REGLES et AUTORISATIONS qui spécifient lTutilisation des lignes
pointillées par les différents types de MAITRES . . . . . . . . . . . . . . .
2-2 REGLES et AUTORISATIONS qui spécifient l'utilisation des lignes
pointillées par les différents types d'ESCLAVES . . . . . . . . . . . . . . . 54
2-3 Mnémoniques qui spécifient les possibilités d’adressage . . . . . . . . 62
2-4 Mnémonique qui spécifie la possibilité UNIQUEMENT D’ADRESSAGE . .
2-5 Mnémoniques qui spécifient les possibilités de base de
transferts de données des ESCLAVES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
2-6 Mnémonique qui spécifie la possibilité de TRANSFERT PAR BLOC . . .
2-7 Mnémoniques qui spécifient les possibilités d'interruption . . . . . 84
2-8 Mnémoniques qui spécifient les possibilités de transfert de MOT
D'ETAT/ID des MAITRES IHV et des ESCLAVES INTV . . . . . . . . . . . . . . . . .
2-9 Utilisation de SPACEO et SPACEl pour sélectionner l'espace
d’adresse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .‘. 98
Z-10 Codage de SIZEO et SIZEl pour une dimension requise du transfert
2-11 Utilisation de AD00 et AD01 pour sélectionner l'emplacement
de l'octet d’adresse la plus basse à atteindre . . . . . . . . . . . . . . . . . 100
2-12 Codage de SIZEO, SIZEl, AD00 et AD01 pour définir les
emplacements d’octet à atteindre . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-13 Codage de ASACKOY: et ASACKlyc pour définir la dimension
de 1'ESCLAVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
2-14 Positionnement des données valides sur ADOO-AD31 par le MAITRE
actif pendant les cycles d'écriture . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-15 Utilisation de ADOO-AD31 par un ESCLAVE D32 pour accéder
aux emplacements d'octet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-16 Utilisation de AD16-AD31 par un ESCLAVE Dl6 pour accéder
aux emplacements d'octet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-17 Utilisation de AD24-AD31 par un ESCLAVE DO8 pour accéder
aux emplacements d'octet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-18 Utilisation de SPACEO, SPACEl et WR?: pour sélectionner un cycle
de RECONNAISSANCE D'INTERRUPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-19 Utilisation des lignes de données par les ESCLAVES INTV D08,
Dl6 et D32 pendant les cycles de RECONNAISSANCE D'INTERRUPTION 138
Paramètres de temps d’un MAITRE actif,
2-20 d’un ESCLAVE répondant,
d’un ESCLAVE participant et d'un ESCLAVE au repos . . . . . . . . . . . . . . 142
2-21 Paramètres de temps d’un MAITRE IHV, d’un ESCLAVE INTV
répondant, d’un ESCLAVE INTV concurrent et d’un ESCLAVE au repos
2-22 MAITRE, spécifications de la chronologie . . . . . . . . . . . . . . . . . . . . . . . 168
2-23 ESCLAVE, spécifications de la chronologie . . . . . . . . . . . . . . . . . . . . . .
822 @ IEC - 11 -
Page
Figure
VSB signal levels . 259
4-l
VSB backplane dimensions . 279
5-l
5-2 Cross-section of a backplane microstrip signal line .
........................................... 285
5-3 Z versus line width
5-4 CO versus line width .
> 5-5 Syandard bus termination . 291
BG 1 N+v BGOUT+~ 295
5-6 daisy-chain illustration .
....... 295
5-7 Geographical addressing lines resistor/capacitor circuit
Flow of the selection phase . 303
Al
A2 Selection phase confrol; a high level block diagram .
A3 An example for the selection logic .
Table
2-l RULES and PERMISSIONS that specify the use of the dotted lines
by the various types of MASTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-2 RULES and PERMISSIONS that specify the use of the dotted lines
by the various types of SLAVES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Mnemonics that specify addressing capabilifies.
2-3
2-4 Mnemonic that specifies ADDRESS-ONLY capabilify . . . . . . . . . . . . . . . .
2-5 Mnemonics that specify the basic data transfer capabilities
of SLAVES . . . . . . . . . . . . . . . . . . .~.
2-6 Mnemonic that specifies BLOCK-TRANSFER capability . . . . . . . . . . . . . .
2-7 Mnemonics that specify interrupt capabilities . . . . . . . . . . . . . . . . . .
2-8 Mnemonics that specify STATUSjID transfer capabilities
of IHV MASTERS and INTV SLAVES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-9 Use of SPACEO and SPACEl to Select the address space . . . . . . . . . . .
2-10 Encoding of SIZEO and SIZEl for requested size of the transfer .
2-11 Use of AD00 and AD01 to Select the lowest addressed byte
location to be accessed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-12 Encoding of SIZEO, SIZEl, AD00 and AD01 to define the byte
locations to be accessed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
to define the size of the SLAVE 105
Z--l3 Encoding of ASACKO~C and ASACKlyc
2-14 Placement of valid data on ADOO-AD31 by the active MASTER
during Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-15 Use of ADOO-AD31 by a D32 SLAVE to access byte locations . . . . . . .
\ 2-16 Use of AD16AD31 by a Dl6 SLAVE to access byte locations . . . . . . .
2-17 Use of AD24-AD31 by a DO8 SLAVE to access byte locations . . . . . . .
SPACEO, SPACEl and WRfc to Select an INTERRUPT-ACKNOWLEDGE
2-18 Use of
cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2-19 Use of the data lines by DOS, Dl6 and D32 INTV SLA;ES”““““’
during INTERRUPT-ACKNOWLEDGE cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MASTER, responding SLAVE, participating SLAVE and idle
2-20 Active
I
SLAVE timing parameters .
2-21 IHV MASTER, responding INTV SLAVE, contending INTV SLAVE and
idle SLAVE timing paramefers .
.................................. 169
2-22 MASTER, timing specifications
2-23 SLAVE, timing specifications . . . . . . . . . . . . .O.

- 12 - 822 @ CEI
Tableaux Pages
3-l REGLES et AUTORISATIONS spécifiant l'utilisation des lignes
pointillées par les différents types de DEMANDEURS SER . 196
3-2 Mnémoniques utilisés pour décrire les DEMANDEURS . 200
3-3 Utilisation de SPACEO-SPACEl et WR;k pour sélectionner un cycle
dvARBITRAGE .
3-4 Paramètres de temps d'un DEMANDEUR PAR actif, d’un DEMANDEUR PAR
concurrent et d’un ESCLAVE au repos . 232
3-5 Paramètres de temps à la mise sous tension
..................... 234
3-6 Spécifications de chronologie du DEMANDEUR actif . 240
3-7 Spécifications de chronologie des DEMANDEURS concurrents . 244
3-8 Spécifications de chronologie à la mise sous tension .
4-l Spécifications de commande et de réception du bus . 260
Interconnexion des lignes de signal - Résumé
4-2 . 274
5-l Spécification des tensions du bus . 280
5-2 Adaptation des lignes de signaux . 292
5-3 Affectation des emplacements de l'adressage géographique . 296
5-4 Affectation des broches VSB .
822 @ IEC - 13 -
Page
Table
3-l RULES and PERMISSIONS that specify the use of the dotted lines
by the various types of SER REQUESTERS .
to describe REQUESTERS . 201
3-2 Mnemonics that are used
3-3 Use of SPACEO-SPACEl and WRJ; to Select an ARBITRATION cycle .
3-4 Active PAR REQUESTER, contending PAR REQUESTER and idle SLAVE
timing parameters . 233
3-5 Power-up timing parameters . 235
3-6 Active REQUESTER timing specifications . 241
Contending REQUESTER timing specifications . 245
3-7
3-8 Power-up timing specifications . 249
......................... 261
4-l Bus driving and receiving requirements
4-2 Signal line interconnection - Summary . 275
5-1 Bus voltage specification . 281
5-2 Signal line termination . 293
........................ 297
5-3 Geographical addressing slot assignment
5-4 VSB pin assignmenf . 299

- 14 - 822 @ CEI
COMMISSION ELECTROTECHNIQUE INTERNATIONALE
CEI 822 VSB
BUS PARALLELE DE SOUS-SYSTEME
DU BUS CEI 821 VMEbus
PREAMBULE
1) Les décisions ou accords officiels de la CE1 en ce qui concerne les
questions techniques, préparés par des Comités d’Etudes où sont repré-
sentés tous les Comités nationaux s'intéressant à ces questions,
expriment dans la plus grande mesure possible un vaccord international
sur les sujets examinés.
2) Ces décisions constituent des recommandations internationales et sont
agréées comme telles par les Comités nationaux.
3) Dans le but d’encourager l'unification internationale, la CE1 exprime
le voeu que tous les Comités nationaux adoptent dans leurs règles
nationales le texte de la recommandation de la CEI, dans la mesure où
les conditions nationales le permettent. ,Toute divergence entre la
recommandation de la CE1 et la règle nationale correspondante doit,
être indiquée en termes clairs dans cette
dans la mesure du possible,
dernière.
4) La CE1 n’a fixé aucune procédure concernant le marquage comme indica-
tion d'approbation et sa responsabilité n’est pas engagée quand il est
déclaré qu’un matériel est conforme à l'une de ses recommandations.
PREFACE
La présente norme a été établie par le Sous-Comité 47B: Systèmes à
du Comité d’Etudes no 47 de la CEI: Dispositifs à semi-
microprocesseurs,
conducteurs.
Le texte de cette norme est issu des documents suivants:
Règle des Six Mois Rapport de vote
~--~. - -
-------pp_
47B(BC)22 47B(BC)27
: -l l
Pour de plus amples renseignements, consulter le rapport de vote
mentionné dans le tableau ci-dessus.
Les publications suivantes de /a CE/ sont citées dans la présente norme:
Connecteurs pour fréquences inférieures à
Publications nos 603-2 (19801:
3 MHz pour utilisation avec cartes
imprimées, Deuxième partie: Connecteurs
pour circuits imprimés en deux parties,
pour grille de base de 2,54 mm CO,1 in)
avec caractéristiques de montage communes.
821 (1987): BUS CE1 821 - Bus système à micropro-
cesseurs pour données de 1 à 4 octets.

822 @ IEC - 15 -
INTERNATIONAL ELECTROTECHNICAL COMMISSION
IEC 822 VSB
PARALLEL SUB-SYSTEM BUS
OF THE IEC 821 VMEbus
FOREWORD
1) The forma1 decisions or agreemenfs of the IEC on technical matters,
prepared by Technical Committees on which a11 the National Committees
having a special interest therein are represented, expressr as nearly
as possible, an international consensus of opinion on the subjects
dealt with.
2) They have the form of recommendations for international use and th
...