IEC 63287-3:2026

• Abstract:

  IEC 63287-3:2026 specifies guidelines for a reliability qualification plan for power semiconductor modules to assure reliability targets over the entire product life.; Power semiconductor modules with incorporated control circuits are excluded. Clamped packages that need external pressure for being mounted in a system are excluded, e.g. disc-type pressure pack devices.; This document is not intended for medical, military, aeronautics and astronautics-related applications.; NOTE Throughout the document, the term power semiconductor module refers to multichip semiconductor power modules as defined in IEC 60191-4.

• Status: Published
• Publication Date: 05-Aug-2026
• ICS: 31.080.01 - Semiconductor devices in general
• Technical Committee: TC 47 - Semiconductor devices
• Drafting Committee: WG 2 - TC 47/WG 2
• Current Stage: PPUB - Publication issued
• Start Date: 06-Aug-2026
• Completion Date: 28-Aug-2026

IEC 63287-3 ®
Edition 1.0 2026-08
NORME
INTERNATIONALE
Dispositifs à semiconducteurs - Lignes directrices génériques concernant la
qualification des semiconducteurs -
Partie 3: Lignes directrices pour les plans de qualification de la fiabilité des
modules à semiconducteurs de puissance
ICS 31.080.01  ISBN 978-2-8327-1402-7

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SOMMAIRE
AVANT-PROPOS . 3
INTRODUCTION . 5
1 Domaine d’application . 6
2 Références normatives . 6
3 Termes et définitions. 6
4 Catégories de produits et applications . 7
4.1 Classe de qualité par application . 7
4.2 Classes de qualité et conditions préalables (exemple) . 8
5 Défaillance . 9
5.1 Distribution des défaillances . 9
5.2 Période de défaillance précoce . 10
5.2.1 Description . 10
5.2.2 Taux de défaillance précoce. 11
5.2.3 Dépistage (réduction des défaillances précoces) . 12
5.3 Période de défaillance aléatoire . 12
5.3.1 Description . 12
5.3.2 Taux de défaillance au cours de la période de défaillance aléatoire . 12
5.4 Période de défaillance par usure . 13
5.4.1 Description . 13
5.4.2 Vérification de la défaillance par usure . 13
6 Essai de fiabilité . 16
6.1 Méthodes d’essai de fiabilité . 16
6.2 Modèles d’accélération pour les essais de fiabilité . 18
7 Méthodes d’essai sous contrainte . 18
8 Tableau récapitulatif des hypothèses . 20
9 Récapitulatif . 21
Annexe A (informative) Dépistage des défauts d’oxyde de grille (méthode de mesure
et de dépistage du TDDB de l’oxyde de grille) . 23
A.1 Généralités . 23
A.2 TDDB de l’oxyde de grille . 23
A.2.1 TDDB . 23
A.2.2 Mécanisme de claquage de l’oxyde de grille . 23
A.2.3 Équation d’estimation de la durée de vie du TDDB . 24
A.3 Méthode de mesure du TDDB et méthode d’estimation de la durée de vie . 25
A.3.1 Généralités . 25
A.3.2 Température ambiante, tension de contrainte, effectif d’échantillons et

méthode d’essai. 25
A.4 Dépistage en tension . 27
A.4.1 Généralités . 27
A.4.2 Distribution de la tension de claquage de l’oxyde de grille et dépistage . 28
A.4.3 Technique de dépistage des transistors de puissance MOSFET. 29
A.4.4 Comparaison entre le dépistage en tension et l’essai de déverminage . 29
A.4.5 Méthode de calcul du taux de défaillance précoce associé au claquage
de l’oxyde de grille . 30
A.4.6 Exemple d’estimation de la durée de vie du TDDB en utilisant la
méthode de contrainte par échelons de tension . 32
Bibliographie . 34
Figure 1 – Courbe en baignoire . 10
Figure 2 – Procédé d’identification des défaillances sur les lots de fabrication
de dispositifs à semiconducteurs de puissance au cours de la période de défaillance
précoce . 11
Figure 3 – Modèle conceptuel de la défaillance par usure . 13
Figure 4 – Modèle conceptuel de l’essai accéléré de fiabilité . 14
Figure A.1 – Mécanisme de claquage de l’oxyde de grille . 24
Figure A.2 – Relation entre intensité du champ électrique et durée de vie . 24
Figure A.3 – Relation entre le temps d’application de la contrainte et le temps
avant claquage de l’oxyde de grille . 25
Figure A.4 – Tracé du TDDB selon la loi de Weibull . 26
Figure A.5 – Relation entre l’intensité du champ électrique 1/E et la durée de vie
du claquage de l’oxyde de grille t . 27
BD
Figure A.6 – Relation entre la durée de vie de l’oxyde de grille et le taux de défaillance . 28
Figure A.7 – Relation entre la durée de vie de l’oxyde de grille et la probabilité
de défaillance cumulée . 28
Figure A.8 – Distribution de la tension de claquage de l’oxyde de grille . 29
Figure A.9 – Schéma de principe du dépistage en tension de l’oxyde de grille des
transistors de puissance MOSFET . 29
Figure A.10 – Exemple de tracé de Weibull avant et après dépistage . 30
Figure A.11 – Schéma de principe de l’essai en utilisant la méthode de contrainte par
échelons de tension . 33
Figure A.12 – Exemple d’évaluation du TDDB de dispositifs à semiconducteurs
considérés comme étant acceptables lors du dépistage, en utilisant la méthode
de contrainte par échelons de tension . 33

Tableau 1 – Classes de qualité et conditions préalables . 8
Tableau 2 – Méthodes et objet pour l’essai de durée de vie accéléré . 17
Tableau 3 – Méthodes d’essai sous contrainte et objectif visé . 19
b
Tableau 4 – Facteurs d’accélération, formules de calcul et valeurs numériques . 20
Tableau A.1 – Comparaison entre le dépistage en tension et l’essai de déverminage . 30

COMMISSION ÉLECTROTECHNIQUE INTERNATIONALE
____________
Dispositifs à semiconducteurs - Lignes directrices génériques
concernant la qualification des semiconducteurs -
Partie 3: Lignes directrices pour les plans de qualification
de la fiabilité des modules à semiconducteurs de puissance

AVANT-PROPOS
1) La Commission Électrotechnique Internationale (IEC) est une organisation mondiale de normalisation composée
de l’ensemble des comités électrotechniques nationaux (Comités nationaux de l’IEC). L’IEC a pour objet
de favoriser la coopération internationale pour toutes les questions de normalisation dans les domaines
de l’électricité et de l’électronique. À cet effet, l’IEC – entre autres activités – publie des Normes internationales,
des Spécifications techniques, des Rapports techniques, des Spécifications accessibles au public (PAS) et
des Guides (ci-après dénommés "Publication(s) de l’IEC"). Leur élaboration est confiée à des comités d’études,
aux travaux desquels tout Comité national intéressé par le sujet traité peut participer. Les organisations
internationales, gouvernementales et non gouvernementales, en liaison avec l’IEC, participent également
aux travaux. L’IEC collabore étroitement avec l’Organisation Internationale de Normalisation (ISO), selon
des conditions fixées par accord entre les deux organisations.
2) Les décisions ou accords officiels de l’IEC concernant les questions techniques représentent, dans la mesure
du possible, un accord international sur les sujets étudiés, étant donné que les Comités nationaux de l’IEC
intéressés sont représentés dans chaque comité d’études.
3) Les Publications de l’IEC se présentent sous la forme de recommandations internationales et sont agréées
comme telles par les Comités nationaux de l’IEC. Tous les efforts raisonnables sont entrepris afin que l’IEC
s’assure de l’exactitude du contenu technique de ses publications; l’IEC ne peut pas être tenue responsable
de l’éventuelle mauvaise utilisation ou interprétation qui en est faite par un quelconque utilisateur final.
4) Dans le but d’encourager l’uniformité internationale, les Comités nationaux de l’IEC s’engagent,
dans toute la mesure possible, à appliquer de façon transparente les Publications de l’IEC dans leurs publications
nationales et régionales. Toutes divergences entre toutes Publications de l’IEC et toutes publications nationales
ou régionales correspondantes doivent être indiquées en termes clairs dans ces dernières.
5) L’IEC elle-même ne fournit aucune attestation de conformité. Des organismes de certification indépendants
fournissent des services d’évaluation de conformité et, dans certains secteurs, accèdent aux marques
de conformité de l’IEC. L’IEC n’est responsable d’aucun des services effectués par les organismes de certification
indépendants.
6) Tous les utilisateurs doivent s’assurer qu’ils sont en possession de la dernière édition de cette publication.
7) Aucune responsabilité ne doit être imputée à l’IEC, à ses administrateurs, employés, auxiliaires ou mandataires,
y compris ses experts particuliers et les membres de ses comités d’études et des Comités nationaux de l’IEC,
pour tout préjudice causé en cas de dommages corporels et matériels, ou de tout autre dommage de quelque
nature que ce soit, directe ou indirecte, ou pour supporter les coûts (y compris les frais de justice) et les dépenses
découlant de la publication ou de l’utilisation de cette Publication de l’IEC ou de toute autre Publication de l’IEC,
ou au crédit qui lui est accordé.
8) L’attention est attirée sur les références normatives citées dans cette publication. L’utilisation de publications
référencées est obligatoire pour une application correcte de la présente publication.
9) L’IEC attire l’attention sur le fait que la mise en application du présent document peut entraîner l’utilisation
d’un ou de plusieurs brevets. L’IEC ne prend pas position quant à la preuve, à la validité et à l’applicabilité de tout
droit de brevet revendiqué à cet égard. À la date de publication du présent document, l’IEC n’avait pas reçu
notification qu’un ou plusieurs brevets pouvaient être nécessaires à sa mise en application. Toutefois, il y a lieu
d’avertir les responsables de la mise en application du présent document que des informations plus récentes
sont susceptibles de figurer dans la base de données de brevets, disponible à l’adresse https://patents.iec.ch.
L’IEC ne saurait être tenue pour responsable de ne pas avoir identifié de tels droits de brevet.
L’IEC 63287-3 a été établie par le comité d’études 47 de l’IEC: Dispositifs à semiconducteurs.
Il s’agit d’une Norme internationale.
Le texte de cette Norme internationale est issu des documents suivants:
Projet Rapport de vote
47/3015/FDIS 47/3026/RVD
Le rapport de vote indiqué dans le tableau ci-dessus donne toute information sur le vote ayant
abouti à son approbation.
La langue employée pour l’élaboration de cette Norme internationale est l’anglais.
Ce document a été rédigé selon les Directives ISO/IEC, Partie 2, il a été développé
selon les Directives ISO/IEC, Partie 1 et les Directives ISO/IEC, Supplément IEC, disponibles
sous www.iec.ch/members_experts/refdocs. Les principaux types de documents développés
par l’IEC sont décrits plus en détail sous www.iec.ch/publications.
Une liste de toutes les parties de la série IEC 63287, publiées sous le titre général Dispositifs
à semiconducteurs - Lignes directrices génériques concernant la qualification des
semiconducteurs, se trouve sur le site Web de l’IEC.
Le comité a décidé que le contenu de ce document ne sera pas modifié avant la date de stabilité
indiquée sur le site web de l’IEC sous webstore.iec.ch dans les données relatives au document
recherché. À cette date, le document sera
– reconduit,
– supprimé, ou
– révisé.
INTRODUCTION
Lors des essais de qualification, les fournisseurs de dispositifs à semiconducteurs préparent
un plan d’essai de fiabilité spécifique, après consultation des utilisateurs de dispositifs
à semiconducteurs, afin de réaliser efficacement l’essai de fiabilité.
Les présentes lignes directrices présentent des exemples de méthodes pour préparer des plans
d’essai afin de déterminer les conditions d’essai de fiabilité appropriées, basées sur le niveau
de qualité exigé dans les environnements de fonctionnement des différentes applications
des modules à semiconducteurs de puissance. Des classes ont été spécifiées à titre d’objectif
de fiabilité, concernant chacune des applications suivantes: automobile, industrie et
électronique grand public. Sur la base du nombre d’heures de fonctionnement annuelles,
de la période d’utilisation et d’autres paramètres pris pour hypothèse pour chaque classe,
les présentes lignes directrices définissent les méthodes de vérification de la défaillance
par usure, et proposent des essais de fiabilité appropriés. Les présentes lignes directrices
définissent le concept d’assurance de la qualité, depuis la défaillance précoce jusqu’à
la défaillance par usure. Elles présentent également des approches permettant d’assurer
de manière appropriée la fiabilité des modules à semiconducteurs de puissance.
Les conditions d’essai et les valeurs du facteur d’accélération données dans les présentes
lignes directrices ne sont que des exemples utilisés pour définir les conditions d’essai
de fiabilité, afin de vérifier un niveau de qualité exigé.
NOTE Les essais de qualification sont des essais effectués par les fournisseurs des dispositifs à semiconducteurs
de puissance, en tenant compte de la qualité exigée par les utilisateurs de leurs produits.

1 Domaine d’application
La présente partie de l’IEC 63287 spécifie des lignes directrices pour un plan de qualification
de la fiabilité des modules à semiconducteurs de puissance, visant à définir des objectifs
de fiabilité sur toute la durée de vie du produit.
Les modules à semiconducteurs de puissance avec circuits de commande
incorporés ne relèvent pas du domaine d’application du présent document. Les boîtiers pressés
qui nécessitent une pression externe pour être montés dans un système ne relèvent pas
du domaine d’application du présent document, par exemple les dispositifs à compression
en forme de disque.
Le présent document n’est pas destiné aux applications médicales, militaires, aéronautiques et
astronautiques.
NOTE Tout au long du présent document, le terme module à semiconducteurs de puissance désigne les modules
à semiconducteurs de puissance multipuces tels qu'ils sont définis en 3.3.
2 Références normatives
Les documents suivants sont cités dans le texte de sorte qu’ils constituent, pour tout ou partie
de leur contenu, des exigences du présent document. Pour les références datées, seule
l’édition citée s’applique. Pour les références non datées, la dernière édition du document
de référence s’applique (y compris les éventuels amendements).
IEC 63287-1:2021, Dispositifs à semiconducteurs - Lignes directrices génériques concernant
la qualification des semiconducteurs - Partie 1: Lignes directrices concernant la qualification
de la fiabilité des circuits intégrés
3 Termes et définitions
Pour les besoins du présent document, les termes et définitions suivants s’appliquent.
L'ISO et l'IEC tiennent à jour des bases de données terminologiques destinées à être utilisées
en normalisation, consultables aux adresses suivantes:
– IEC Electropedia: disponible à l’adresse https://www.electropedia.org/
– ISO Online browsing platform: disponible à l’adresse https://www.iso.org/obp
3.1
mode de défaillance
classification de la nature d’un phénomène de défaillance qui engendre la défaillance
d’un produit
Note 1 à l’article: Une coupure de l’alimentation, un court-circuit, une perte occasionnelle, l’abrasion, la dégradation
de caractéristiques, etc., sont des éléments types considérés comme des modes de défaillance.
3.2
mécanisme de défaillance
processus physique, chimique ou autre qui aboutit à un mode de défaillance, lequel entraîne
la non-conformité d’un produit aux exigences fonctionnelles
3.3
module de puissance
module à semiconducteurs isolé ou non isolé, comportant au moins deux puces
à semiconducteurs, conformément au code de modèle de structure de boîtier "MP" spécifié
dans l’IEC 60191-4
Note 1 à l’article: Le matériau du corps du boîtier principalement utilisé est le plastique (incluant l’époxyde)
conformément à l’IEC 60191-4 et les deux modes de réalisation, cadre et résine, sont possibles.
3.4
défaillance du mode A
défaillance précoce avec un taux de défaillance décroissant dû à des défauts extrinsèques
3.5
défaillance du mode B
défaillance aléatoire avec un taux de défaillance relativement constant
Note 1 à l’article: La fin du régime du mode B définit la limite de la période d’utilisation d’un module
à semiconducteurs de puissance.
3.6
défaillance du mode C
défaillance par usure avec un taux de défaillance croissant, en raison de la limitation intrinsèque
de la durée de vie
3.7
courbe en baignoire
tracé du taux de défaillance en fonction du temps ou des cycles, qui présente trois phases
de la vie: mortalité infantile (taux de défaillance décroissant), période de défaillance aléatoire
(taux de défaillance relativement constant) et usure intrinsèque (taux de défaillance croissant)
4 Catégories de produits et applications
4.1 Classe de qualité par application
Le niveau de qualité, les heures de fonctionnement et l’environnement de fonctionnement
exigés pour les modules à semiconducteurs de puissance sur le marché varient selon
l’application des produits pour lesquels les modules à semiconducteurs de puissance
sont utilisés. À titre d’exemple de méthode d’élaboration de plans d’essai, les présentes lignes
directrices ont regroupé les applications en trois grandes classes d’exigences, à savoir
l’application automobile, l’application industrielle et l’application électronique grand public.
Pour chaque classe, le niveau de qualité exigé et ses conditions préalables sont définis,
comme indiqué dans le Tableau 1.
4.2 Classes de qualité et conditions préalables (exemple)
Tableau 1 – Classes de qualité et conditions préalables
Classe I II III
Description de la Application automobile Application industrielle Application électronique
classe grand public
Exemple Groupes motopropulseurs, Commandes de moteurs, Climatiseurs, appareils
d’application régulateur de tension convertisseurs de puissance, électroménagers, etc.
continue, chargeur embarqué robots, machines-outils,
(OBC, On-Board Charger), chemins de fer, etc.
direction assistée, etc.
Heures de 500 h (heures d’utilisation Jusqu'à 8 760 h; Jusqu'à 8 760 h;
fonctionnement sur route)
variable selon l’application. variable selon l’application.
annuelles
Le fonctionnement diffère
selon que le dispositif est
couplé ou non au contacteur
d’allumage.
Période 15 ans (probabilité de Entre 10 ans et 20 ans Entre 5 ans et 10 ans
d’utilisation défaillance cumulée: < 1 %) (probabilité de défaillance (probabilité de défaillance
cumulée: 1 %); cumulée: 1 %);
variable selon l’application. variable selon l’application.
Environnement Pour le compartiment moteur: T = -40 °C (min.)/100 °C T = 0 °C (min.)/70 °C
a a
de
(max.)
T = -40 °C (min.)/125 °C
fonctionnement a (max.)
présumé T = 70 °C (typ.)/105 °C
j
(max.) T = 70 °C (typ.)/125 °C
j
(max.)
(variable selon
(max.)
T = 100 °C (typ)/150 °C
a
j
l’application)
HR = 10 % (min.)/80 %
HR = 10 % (min.)/80 % (max.)
(max.)
(max.)
HR typ. (20 % à la mise sous
HR typ. (20 % à la mise
HR = 0 % (min.)/100 %
tension)
sous tension)
(max.)
(60 % à la mise hors tension)
(60 % à la mise hors
HR typ. (10 % en utilisation
tension)
sur route)
(70 % à l’arrêt)
b
Taux de 50 ppm/an à 100 ppm/an, ou 100 ppm/an ou moins;
1 ppm /an ou moins
défaillance moins;
variable selon l’application.
précoce
variable selon l’application.
Taux de 1 FIT (Failure In Time, 50 FIT à 100 FIT, ou moins; 100 FIT ou moins;
défaillance au intensité de défaillance) ou
variable selon l’application. variable selon l’application.
cours de la moins
période de
défaillance
aléatoire
NOTE Les valeurs indiquées dans le Tableau 1 ne sont que des valeurs indicatives. Dans le contexte
professionnel réel, ces conditions sont fixées en fonction des exigences du marché et des clients.
a
En variante, il convient d’utiliser les valeurs limites correspondant aux classes climatiques indiquées
dans la série IEC 60721, comme conditions climatiques limites pour un profil de mission (T , HR).
a
b
L'abréviation ppm désigne les parties par million.

5 Défaillance
5.1 Distribution des défaillances
La distribution des défaillances des modules à semiconducteurs de puissance a été divisée
en trois grands domaines: les défaillances précoces, les défaillances aléatoires et
les défaillances par usure. La Figure 1 représente la courbe en baignoire, qui donne la relation
entre le temps d’utilisation sur le terrain et le taux de défaillance instantanée.
Chacun des trois domaines est décrit en détail de 5.2 à 5.4.
Dans le cas des modules à semiconducteurs de puissance, la plupart des modules pouvant
provoquer des défaillances précoces sont rejetés lors du processus de dépistage
des fournisseurs de modules à semiconducteurs de puissance, par exemple lors de l’essai
de déverminage. Cependant, le rejet de certains modules à semiconducteurs de puissance
défectueux peut échouer, ce qui entraîne des défaillances relativement rapidement
après le début de leur exploitation sur le marché. Dans les produits à semiconducteurs,
il est connu que des défaillances du mode A, des défaillances du mode B et des défaillances
du mode C peuvent se produire. Il est généralement établi qu’avec les modules
à semiconducteurs de puissance, il y a plus de défaillances du mode B que de défaillances
précoces (résultats de l'analyse des mécanismes de défaillance). Ceci est dû au fait que l’oxyde
de grille des modules à semiconducteurs de puissance est plus épais que celui des circuits
intégrés (CI) ou des dispositifs à intégration poussée (LSI, Large Scale Integration).
Il existe des cas dans lesquels le taux de défaillance précoce et le taux de défaillance
du mode B continuent à diminuer. Toutefois, lorsqu’il y a peu de défaillances précoces en raison
d’un dépistage approprié avant expédition, et qu’il n’y a qu’un nombre limité de défaillances
du mode B, les défaillances aléatoires deviennent les défaillances majoritaires au cours
de la période de défaillance aléatoire. Dans ce cas, le paramètre de forme m de la loi de Weibull
se rapproche souvent de 1.
Dans la réalité, il convient de considérer le taux de défaillance instantanée au cours
de la période de défaillance aléatoire comme une concomitance:
a) de défaillances précoces, dont le taux de défaillance instantanée diminue selon la théorie;
et
b) de défaillances aléatoires, dont le taux de défaillance instantanée se maintient à une valeur
constante. En fonction de la proportion entre les défaillances précoces et les défaillances
aléatoires, il est souvent constaté que le taux de défaillance instantanée au cours
de la période de défaillance aléatoire continue de diminuer. Les défaillances aléatoires
ont été attribuées non seulement à des facteurs internes, mais aussi à des facteurs externes
tels que les décharges électrostatiques (DES) et la surcharge électrique
(EOS, Electrical OverStress).
La période de défaillance par usure a été définie comme la période au cours de laquelle
les défaillances sont causées par l’arrivée en fin de vie des éléments de câblage filaire,
des connexions brasées et des éléments similaires des modules à semiconducteurs
de puissance et des autres pièces qui constituent un module de puissance. Les autres causes
des défaillances par usure incluent l’arrivée en fin de vie des cellules, des interconnexions, etc.
qui constituent un dispositif à semiconducteurs tel qu’un transistor de puissance à effet de champ
à grille métal-oxyde (MOSFET, Metal Oxyde Semiconductor Field Effect Transistor) ou un transistor
bipolaire à grille isolée (IGBT, Insulated Gate Bipolar Transistor). En d’autres termes, la période
de défaillance par usure est une période au cours de laquelle l’arrivée en fin de vie des modules
de puissance à proprement parler est observée. Le nombre de défaillances augmente au fil
du temps, et au final, tous les modules à semiconducteurs de puissance subissent
une défaillance. Pour les défaillances par usure, il n’existe aucun concept permettant de fixer
des limites supérieures ou des critères pour le taux de défaillance. Il est important de concevoir
les modules à semiconducteurs de puissance de manière à éviter que des défaillances
par usure surviennent au cours de leur période d’utilisation. En général, le critère
pour déterminer la durée de vie d’un module à semiconducteurs de puissance est la période
allant jusqu’au début de la défaillance par usure, jusqu’à ce que la probabilité de défaillance
cumulée augmente.
Figure 1 – Courbe en baignoire
5.2 Période de défaillance précoce
5.2.1 Description
Les modules à semiconducteurs de puissance sont sensibles aux défauts issus
de leur processus de fabrication, en raison de leur degré élevé d’intégration et de complexité.
Le rapport de ces modules à semiconducteurs de puissance établis comme étant conformes
à leurs spécifications est désigné sous le concept de "taux de conformité". Lors du tri,
tous les paramètres possibles relatifs aux exigences caractéristiques et fonctionnelles
sont mesurés, afin de retenir les dispositifs à semiconducteurs conformes. Cependant, même
s’ils fonctionnent normalement lors du processus de tri, certains des dispositifs
à semiconducteurs retenus comme étant conformes peuvent présenter des défauts cachés
mineurs, n’ayant aucun effet électrique (défaillances latentes). Lorsqu’un taux de conformité
élevé est obtenu, il est moins probable que des modules à semiconducteurs de puissance
présentant des défaillances latentes aient été mélangés à des dispositifs à semiconducteurs
conformes.
Lorsqu’une petite quantité de modules à semiconducteurs de puissance conformes
mais présentant des défaillances latentes est incluse dans un lot de fabrication, le taux
de défaillance diminue au fil du temps. Cela est dû au fait que les dispositifs à semiconducteurs
exempts de défauts, et avec une faible probabilité de défaillance, restent dans le lot même
après que les modules à semiconducteurs de puissance présentant des défaillances latentes
ont subi une défaillance, et qu’ils ont été retirés. Dans ce cas, le paramètre de forme m de la loi
de Weibull, en présumant que la loi de Weibull s’applique, est inférieur à 1 (m < 1).
Pour être plus précis, comme représenté à la Figure 2, lorsqu’un lot de fabrication comporte
une petite quantité de modules à semiconducteurs de puissance conformes mais présentant
des défaillances latentes, l’équipement électronique utilisant ces modules devient défectueux
en cours de fonctionnement, pendant la période de défaillance précoce. Par conséquent,
les dispositifs à semiconducteurs endommagés sont retirés lors de la réparation
de l’équipement électronique (remplacement de pièces). Il reste au final des modules
à semiconducteurs de puissance à haute fiabilité.
Figure 2 – Procédé d’identification des défaillances sur les lots de fabrication
de dispositifs à semiconducteurs de puissance au cours de la période de défaillance
précoce
L’une des principales mesures de prévention contre de telles défaillances précoces consiste
à réduire les défauts générés au cours du processus de fabrication. Dans la mesure du possible,
une modification de la conception peut constituer une contre-mesure efficace pour que
les modules à semiconducteurs de puissance soient à l’épreuve des défauts. La réduction
des défauts dans la fabrication des dispositifs à semiconducteurs peut être une démarche
proactive, telle que des phases d'inspection des défauts en ligne portant sur des lots aléatoires,
ou bien réactive, en cherchant à établir une corrélation sur les défaillances en fin de vie
(EOL, End-Of-Life) afin d'isoler la ou les étapes du processus susceptibles de constituer
la source d'introduction du défaut.
5.2.2 Taux de défaillance précoce
5.2.2.1 Définition
Le taux de défaillance précoce représente le taux des défaillances survenant au cours
de la période de défaillance précoce définie, exprimé en % ou en parties par million (ppm).
La probabilité de défaillance précoce représente la probabilité de défaillances par dégradation
issues de défauts de fabrication, survenant après expédition par les fabricants de dispositifs
à semiconducteurs, dans l’année qui suit le début de leur exploitation sur le marché
(utilisateurs finaux) ou au cours du processus de fabrication des fabricants de systèmes
(la période de défaillance précoce définie).
Dans certains cas, le terme "taux moyen de défaillance précoce" est utilisé. Le taux moyen
de défaillance est obtenu en divisant le nombre de défaillances survenant au cours
de la période de défaillance définie par le temps total d’exploitation. Le taux moyen
de défaillance précoce s’obtient en convertissant la probabilité cumulée de défaillance pendant
la période de défaillance précoce définie, en probabilité d’occurrence par unité de temps.
－9
Il s’exprime principalement en intensité de défaillance (FIT: 10 /h).
5.2.2.2 Probabilité de défaillance cumulée
Il existe deux méthodes pour calculer le taux moyen de défaillance précoce:
a) une méthode consistant à utiliser les données de marché réelles, acquises pendant
la période de défaillance précoce (pendant un an après le début de l’expédition des modules
à semiconducteurs de puissance produits en série);
b) une méthode consistant en des calculs réalisés sur une courte période, par l’intermédiaire
d’essais de fiabilité accélérés, en appliquant un facteur d’accélération correspondant
aux conditions de fonctionnement réelles.
5.2.3 Dépistage (réduction des défaillances précoces)
Les modules à semiconducteurs de puissance sont utilisés dans une multitude d’applications,
et il est important d’assurer pour chacune le bon niveau de qualité. Dans de telles circonstances,
les clients et le marché attendent une réduction des défaillances précoces comme amélioration
du niveau de qualité.
Dans le cas des transistors IGBT, des défaillances dans la région de basse tension de claquage
dues à des défauts du film d’oxyde de grille ont été signalées comme des défaillances précoces
des modules à semiconducteurs de puissance, et dans le cas des transistors de puissance
MOSFET, des défaillances par répercussion, dues à des défauts de dispositifs,
ont été signalées. Pour réduire ces défaillances précoces, il existe un dépistage des défauts
d’oxyde de grille pour les transistors IGBT, et un dépistage des défaillances par répercussion
pour les transistors de puissance MOSFET.
Dans les présentes lignes directrices, la méthode de dépistage des défauts d’oxyde de grille
des transistors IGBT est décrite dans l’Annexe A, à titre d’exemple de méthode de réduction
des défaillances précoces.
5.3 Période de défaillance aléatoire
5.3.1 Description
En général, la période de défaillance aléatoire est définie comme une période allant de la fin
de la période de défaillance précoce au début de la période de défaillance par usure.
Il est approprié de considérer que les défaillances survenant après la fin de la période
de défaillance précoce définie sont attribuées non seulement aux modules à semiconducteurs
de puissance défectueux restants, qui n’ont pas été retirés lors du tri avant expédition,
mais également à des perturbations ou des facteurs aléatoires, qui ne sont pas liés
à des défauts de fabrication. Dans le cas des modules à semiconducteurs de puissance,
cependant, il reste très peu de dispositifs à semiconducteurs défectueux qui sont à l’origine
de défaillances précoces qui n’ont pas été éliminées lors du tri. Le paramètre de forme de la loi
de Weibull est généralement presque constant (m est approximativement égal à 1).
5.3.2 Taux de défaillance au cours de la période de défaillance aléatoire
Le taux moyen de défaillance au cours de la période de défaillance aléatoire peut être calculé
en utilisant les mêmes méthodes que le taux moyen de défaillance précoce décrit ci-dessous:
a) une méthode consistant à utiliser les données de marché réelles, acquises pendant
la période de défaillance aléatoire (de la fin de la période de défaillance précoce à la fin
de la période d’utilisation);
b) une méthode consistant en des calculs réalisés sur des données obtenues à partir
de l’évaluation des essais accélérés.
5.4 Période de défaillance par usure
5.4.1 Description
Les défaillances par usure représentent la fin de la durée de vie des dispositifs
à semiconducteurs à proprement parler. Tous les modules à semiconducteurs de puissance
présentent tôt ou tard une défaillance, lorsqu’ils entrent dans la période d’usure. En d’autres
termes, les défaillances par usure ne doivent pas avoir lieu avant la fin de la période d’utilisation.
Chaque fournisseur de dispositifs à semiconducteurs de puissance adopte une "conception
de fiabilité" afin de prendre des mesures dès la phase de conception, pour prévenir l’apparition
de défaillances par usure pendant la période d’utilisation. Pendant la période de défaillance
par usure, le paramètre de forme m de la loi de Weibull est supérieur à 1 (m ＞ 1), ce qui reflète
la fin de la durée de vie des modules à semiconducteurs de puissance.
5.4.2 Vérification de la défaillance par usure
Le contenu suivant de 5.4.2 explique une méthodologie de calcul de l’effectif d’échantillons et
de la durée de l’essai, qui sont nécessaires pour vérifier, au moyen d’une qualification
de fiabilité du produit, que le passage au régime d’usure n’est pas intervenu au cours
de la période d’utilisation. La méthodologie peut être appliquée si le profil de mission, le modèle
d’accélération et la distribution des défaillances en fin de vie sont connus, ou si au moins
des hypothèses raisonnables peuvent être formulées. Si ces informations sont manquantes,
il est recommandé d’appliquer une durée d’essai normalisée conformément à l’Article 8, et
des effectifs d’échantillons conformes à l’Article 9.
Sur la base des modèles conceptuels (Figure 3, Figure 4), la méthode de calcul du nombre
d’échantillons prélevés dans le cadre d’un essai accéléré de fiabilité et de la durée d’un tel
essai accéléré de fiabilité est décrite ci-dessous.

Figure 3 – Modèle conceptuel de la défaillance par usure
Figure 4 – Modèle conceptuel de l’essai accéléré de fiabilité
Le temps nécessaire pour atteindre une probabilité de défaillance dans l’essai accéléré
de fiabilité t , qui est équivalent au temps de fonctionnement réel jusqu’à la fin de la période
, peut être exprimé sous la forme:
d’utilisation t
l
t
I
t =
0 (1)
A
CC
où
t = t + t ;
l s u
t désigne la valeur du temps de fonctionnement réel, obtenue par conversion à partir
s
du dépistage avant expédition;
t désigne la période d’utilisation;
u
A désigne le facteur d'accélération.
cc
En utilisant le niveau de confiance (CL, Confidence Level) de g % et le nombre d’échantillons
n , le taux de défaillance maximal F (la probabilité estimée de défaillance cumulée), tel qu’il est
i i
calculé à partir de la distribution binominale (avec un nombre de défaillances égal à 0) peut être
exprimé sous la forme:
g 1
 
F=11−−
(2)
i  
100 n
 
i
L’Équation (2) peut également être exprimée sous la forme:
g
ln(1)－
(3)
＝
n
i
ln(1－F )
i
La probabilité de défaillance cumulée pour la distribution des défaillances prise pour hypothèse
dans l’essai accéléré de fiabilité peut être exprimée comme suit:
m
t
i
F=1−−exp( )
(4)
i
m
η
m
t
F=1−−exp( )
(5)
m
η
où
t désigne la durée des essais avant expédition, comprenant le dépistage;
i
F désigne la probabilité de défaillance cumulée à vérifier pendant la période d’utilisation;
η désigne le paramètre d’échelle de la loi de Weibull.
L’équation suivante résulte des équations de la loi de Weibull précédentes:
mm
   
In(1− Ft) A
ii cc
t× (6)
   
i
In(1− Ft) t
00   i 
Une fois le niveau de confiance g % (CL = g %) et le nombre d’échantillons n déterminés,
i
le taux estimé de défaillance cumulée F peut être obtenu. En utilisant la probabilité
i
de défaillance cumulée qui est vérifiée pendant la période d’utilisation F et l’Équation (6),
la durée des essais avant expédition, t, comprenant le dépistage, peut être calculée
i
comme suit:
 
I (1−−F ) 11t I (1 F )
ni i ni
tt
  (7)
i 0
I (1−−Fm) A I (1 Fm)
n 00ccn
Lorsque la distribution binominale a été appliquée avec un nombre de défaillances égal à 0,
, comprenant le dépistage, peut être exprimée
la durée des essais avant expédition, t
i
comme suit:
gg
   
I (1−−l (1
nn
   
t
100 1 100
tt
    (8)
i 0'
n× I (1− Fm) A n×−l (1 Fm)
 i n 0  cc i n 0 
   
   
Lorsque l’essai est réalisé avec des échantillons pour lesquels un dépistage avant expédition
équivalent au temps de fonctionnement réel, t , a été effectué, la durée de l’essai, hors
s
dépistage avant expédition, T , peut être exprimée comme suit:
i
t
s
Tt＝－
(9)
ii
A
cc
En utilisant la durée de l’essai hors dépistage avant expédition, Ti, la probabilité de défaillance
cumulée qui est vérifiée pendant la durée utile F et l’Équation (6), le taux estimé de défaillance
, peut être obtenu. Le nombre d’échantillons n peut être calculé sur la base
cumulée, F
i i
du niveau de confiance, g % (CL ＝ g %).
==
==
= =
t
s
tT＝－
(10)
ii
A
cc
m

A

cc
Ft＝－1 exp ××ln()1－F (11)

i
i 0
t
1

Lorsqu’une distribution binomiale est appliquée avec un nombre de défaillances de 0, le nombre
d’échantillons, n , peut être exprimé comme suit:
i
gg
mm
ln(1−−) ln(1 )
  
t t
0 100 1 100 (12)
n=×= ×
  
i
t ln(1−
...

IEC 63287-3 ®
Edition 1.0 2026-08
INTERNATIONAL
STANDARD
Semiconductor devices - Generic semiconductor qualification guidelines -
Part 3: Guidelines for reliability qualification plans for power semiconductor
module
ICS 31.080.01  ISBN 978-2-8327-1402-7

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(IEV) online.
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need further assistance, please contact the Customer
Service Centre: [e-mail].
CONTENTS
FOREWORD . 3
INTRODUCTION . 5
1 Scope . 6
2 Normative references . 6
3 Terms and definitions . 6
4 Product categories and applications . 7
4.1 Quality grade by application . 7
4.2 Quality grades and preconditions (Example) . 8
5 Failure . 8
5.1 Failure distribution . 8
5.2 Early failure period . 10
5.2.1 Description . 10
5.2.2 Early failure rate . 11
5.2.3 Screening (reduction of early failure) . 11
5.3 Random failure period . 11
5.3.1 Description . 11
5.3.2 Failure rate in the random failure period . 12
5.4 Wear-out failure period . 12
5.4.1 Description . 12
5.4.2 Wear-out failure verification . 12
6 Reliability test . 15
6.1 Reliability test methods . 15
6.2 Acceleration models for reliability tests . 17
7 Stress test methods . 17
8 Summary table of assumptions . 18
9 Summary . 19
Annex A (informative) Gate screening (TDDB measurement and screening method of
gate oxide) . 21
A.1 General . 21
A.2 TDDB of gate oxide. 21
A.2.1 TDDB . 21
A.2.2 Gate oxide breakdown mechanism . 21
A.2.3 TDDB lifetime estimation equation . 22
A.3 The TDDB measurement method and the lifetime estimation method . 22
A.3.1 General. 22
A.3.2 Ambient temperature, stress voltage, sample size and test method . 23
A.4 Voltage screening . 25
A.4.1 General. 25
A.4.2 Breakdown voltage distribution of gate oxide and screening . 25
A.4.3 Screening technique of power MOSFETs . 26
A.4.4 Comparison between the voltage screening and the burn-in test . 27
A.4.5 The method to calculate the early failure rate of gate oxide breakdown. 27
A.4.6 Example of the TDDB lifetime estimation by using the voltage step
stress method . 30
Bibliography . 32

Figure 1 – Bath-tub curve . 9
Figure 2 – Failure process of power semiconductor module manufacturing lots during
the early failure period . 10
Figure 3 – Conceptual diagram of the wear-out failure . 12
Figure 4 – Conceptual diagram of the accelerated reliability test . 13
Figure A.1 – The gate oxide breakdown mechanism . 21
Figure A.2 – Relationship between electric field strength and lifetime . 22
Figure A.3 – Relationship between the stress application time and the gate oxide
breakdown time . 23
Figure A.4 – TDDB Weibull plot. 24
Figure A.5 – Relationship between the electric field strength 1/E and the oxide
breakdown lifetime t . 24
BD
Figure A.6 – Relationship between the gate oxide lifetime and the failure rate . 25
Figure A.7 – Relationship between the gate oxide lifetime and the cumulative failure
probability . 26
Figure A.8 – The breakdown voltage distribution of gate oxide . 26
Figure A.9 – Voltage screening flow of gate oxide of power MOSFETs . 27
Figure A.10 – An example of the Weibull plot before and after screening . 28
Figure A.11 – Flow of the test using the voltage step stress method . 30
Figure A.12 – Example of the TDDB evaluation of semiconductor devices found
acceptable in the screening, using the voltage step stress method . 31

Table 1 – Quality grades and preconditions . 8
Table 2 – Accelerated lifetime test methods and purpose . 16
Table 3 – Stress test methods and purpose . 17
b
Table 4 – Accelerating factors, calculation formulae and numerical values . 18
Table A.1 – Comparison between the voltage screening and the burn-in test . 27

INTERNATIONAL ELECTROTECHNICAL COMMISSION
____________
Semiconductor devices -
Generic semiconductor qualification guidelines -
Part 3: Guidelines for reliability qualification plans
for power semiconductor module

FOREWORD
1) The International Electrotechnical Commission (IEC) is a worldwide organization for standardization comprising
all national electrotechnical committees (IEC National Committees). The object of IEC is to promote international
co-operation on all questions concerning standardization in the electrical and electronic fields. To this end and
in addition to other activities, IEC publishes International Standards, Technical Specifications, Technical Reports,
Publicly Available Specifications (PAS) and Guides (hereafter referred to as "IEC Publication(s)"). Their
preparation is entrusted to technical committees; any IEC National Committee interested in the subject dealt with
may participate in this preparatory work. International, governmental and non-governmental organizations liaising
with the IEC also participate in this preparation. IEC collaborates closely with the International Organization for
Standardization (ISO) in accordance with conditions determined by agreement between the two organizations.
2) The formal decisions or agreements of IEC on technical matters express, as nearly as possible, an international
consensus of opinion on the relevant subjects since each technical committee has representation from all
interested IEC National Committees.
3) IEC Publications have the form of recommendations for international use and are accepted by IEC National
Committees in that sense. While all reasonable efforts are made to ensure that the technical content of IEC
Publications is accurate, IEC cannot be held responsible for the way in which they are used or for any
misinterpretation by any end user.
4) In order to promote international uniformity, IEC National Committees undertake to apply IEC Publications
transparently to the maximum extent possible in their national and regional publications. Any divergence between
any IEC Publication and the corresponding national or regional publication shall be clearly indicated in the latter.
5) IEC itself does not provide any attestation of conformity. Independent certification bodies provide conformity
assessment services and, in some areas, access to IEC marks of conformity. IEC is not responsible for any
services carried out by independent certification bodies.
6) All users should ensure that they have the latest edition of this publication.
7) No liability shall attach to IEC or its directors, employees, servants or agents including individual experts and
members of its technical committees and IEC National Committees for any personal injury, property damage or
other damage of any nature whatsoever, whether direct or indirect, or for costs (including legal fees) and
expenses arising out of the publication, use of, or reliance upon, this IEC Publication or any other IEC
Publications.
8) Attention is drawn to the Normative references cited in this publication. Use of the referenced publications is
indispensable for the correct application of this publication.
9) IEC draws attention to the possibility that the implementation of this document may involve the use of (a)
patent(s). IEC takes no position concerning the evidence, validity or applicability of any claimed patent rights in
respect thereof. As of the date of publication of this document, IEC had not received notice of (a) patent(s), which
may be required to implement this document. However, implementers are cautioned that this may not represent
the latest information, which may be obtained from the patent database available at https://patents.iec.ch. IEC
shall not be held responsible for identifying any or all such patent rights.
IEC 63287-3 has been prepared by IEC technical committee 47: Semiconductor devices. It is
an International Standard.
The text of this International Standard is based on the following documents:
Draft Report on voting
47/3015/FDIS 47/3026/RVD
Full information on the voting for its approval can be found in the report on voting indicated in
the above table.
The language used for the development of this International Standard is English.
This document was drafted in accordance with ISO/IEC Directives, Part 2, and developed in
accordance with ISO/IEC Directives, Part 1 and ISO/IEC Directives, IEC Supplement, available
at www.iec.ch/members_experts/refdocs. The main document types developed by IEC are
described in greater detail at www.iec.ch/publications.
A list of all parts in the IEC 63287 series, published under the general title Semiconductor
devices - Generic semiconductor qualification guidelines, can be found on the IEC website.
The committee has decided that the contents of this document will remain unchanged until the
stability date indicated on the IEC website under webstore.iec.ch in the data related to the
specific document. At this date, the document will be
– reconfirmed,
– withdrawn, or
– revised.
INTRODUCTION
When performing qualification tests, semiconductor device vendors prepare a specific reliability
test plan upon consultation with semiconductor device users in order to efficiently carry out the
reliability test.
This guideline presents examples of methods for preparing test plans to determine appropriate
reliability test conditions, based on the level of quality required in the operating environments
of various applications of power semiconductor modules. As a target of reliability, grades have
been specified for each of the following applications: automotive, industrial and consumer
electronics. Based on the number of annual operating hours, use period and other parameters
assumed for each grade, this guideline defines verification methods for the wear-out failure,
and proposes appropriate reliability tests. This guideline defines the concept of quality
assurance from early failure to wear-out failure. It also presents approaches to appropriately
ensure the reliability of power semiconductor modules.
The test conditions and the acceleration factor values presented in this guideline are only
examples used for setting reliability test conditions to verify a required level of quality.
NOTE Qualification tests are tests performed by power semiconductor device vendors, taking into account the
quality required by the users of their products.

1 Scope
This part of IEC 63287 specifies guidelines for a reliability qualification plan for power
semiconductor modules to assure reliability targets over the entire product life.
Power semiconductor modules with incorporated control circuits are excluded. Clamped
packages that need external pressure for being mounted in a system are excluded, e.g. disc-
type pressure pack devices.
This document is not intended for medical, military, aeronautics and astronautics-related
applications.
NOTE Throughout the document, the term power semiconductor module refers to multichip semiconductor power
modules as defined in 3.3.
2 Normative references
The following documents are referred to in the text in such a way that some or all of their content
constitutes requirements of this document. For dated references, only the edition cited applies.
For undated references, the latest edition of the referenced document (including any
amendments) applies.
IEC 63287-1:2021, Semiconductor devices - Generic semiconductor qualification guidelines -
Part 1: Guidelines for IC reliability qualification
3 Terms and definitions
For the purposes of this document, the following terms and definitions apply.
ISO and IEC maintain terminology databases for use in standardization at the following
addresses:
– IEC Electropedia: available at https://www.electropedia.org/
– ISO Online browsing platform: available at https://www.iso.org/obp
3.1
failure mode
classification of a fault phenomenon which causes product failure
Note 1 to entry: Disconnection, a short circuit, occasional loss, abrasion, characteristic deterioration, etc., are
typical items considered as failure modes.
3.2
failure mechanism
physical, chemical or other process that results in a failure mode, which leads to a product that
fails to meet functional requirements
3.3
power module
isolated or non-isolated semiconductor module with two or more semiconductor chips,
according to the package outline style code “MP” specified in IEC 60191-4
Note 1 to entry: The predominantly used package body material is plastic (including epoxy) according to
IEC 60191-4 and both the frame based and resin based embodiment are possible.
3.4
mode A failure
early failure with a decreasing failure rate due to extrinsic defects
3.5
mode B failure
random failure with relatively constant failure rate
Note 1 to entry: End of mode B regime limits the use period of a power semiconductor module.
3.6
mode C failure
wear-out failure with increasing failure rate due to intrinsic limitation of lifetime
3.7
bathtub curve
plot of failure rate versus time or cycles that exhibits three phases of life: infant mortality
(decreasing failure rate), random failure period (relatively constant failure rate), and intrinsic
wear-out (increasing failure rate)
4 Product categories and applications
4.1 Quality grade by application
Level of quality, operating hours and operating environment required for power semiconductor
modules in the market are varied, depending on the application of products for which power
semiconductor modules are used. As an example of a method for preparing test plans, this
guideline has grouped the applications into three major grades of requirements, namely the
automotive, the industrial and the consumer electronics application. For each grade, the
required level of quality and its preconditions are defined, as shown in Table 1.
4.2 Quality grades and preconditions (Example)
Table 1 – Quality grades and preconditions
Grade I II III
Description of Automotive application Industrial application Consumer electronics
grade application
Example of Powertrains, DC/DC Motor controls, power Air conditioners, home
application converter, on board charger converters, robots, machine appliances, etc.
(OBC), power steering, etc. tools, railway, etc.
Annual 500 h (driving hours) Up to 8 760 h; Up to 8 760 h;
operating hours
The operation differs varies depending on varies depending on
between when it works with application. application.
KEY ON/OFF and when it
does not work with KEY
ON/OFF.
Use period 15 years (cumulative failure 10 years to 20 years 5 years to 10 years
probability: < 1 %) (cumulative failure (cumulative failure
probability:1 %); probability:1 %);
varies depending on varies depending on
application. application.
Operating For engine compartment: T = -40 °C (min)/100 °C T = 0 °C (min)/70 °C (max)
a a
environment
T = -40 °C (min)/125 °C
(max) T = 70 °C (typ)/105 °C
assumed a
j
(max)
(varies (max) T = 70 °C (typ)/125 °C (max)
j
depending on
RH = 10 (min)/80 (max)%
T = 100 °C (typ)/150 °C
a
j RH = 10 (min)/80 (max)%
application)
RH typ. (20 % when being
(max) RH typ. (20 % when being
energized)
energized)
RH = 0 (min)/100 (max)%
(60 % when being de-
(60 % when being de-
energized)
RH typ. (10 % when driving)
energized)
(70 % when stopping)
b
Early failure rate 50 ppm/year to 100 ppm/year 100 ppm/year or less;
1 ppm /year or less
or less;
varies depending on
varies depending on application.
application.
Failure rate in 1 failure in time (FIT) or less 50 FIT to 100 FIT or less; 100 FIT or less;
the random
varies depending on varies depending on
failure period
application. application.
NOTE The values shown in Table 1 are only examples. In real business life, these conditions are set according
to market and customer requirements.
a
As an alternative, the limiting values according to the climatic classes reported in the IEC 60721 series should
be used as boundary conditions for a mission profile of climatic conditions (T , RH).
a
b
ppm stands for parts per million.

5 Failure
5.1 Failure distribution
The failure distribution of power semiconductor modules has been divided into three major
areas: early failure, random failure and wear-out failure. Figure 1 shows the bathtub curve
representing the relationship between the field use time and the instantaneous failure rate.
Each of the three areas is described in detail in 5.2 to 5.4.
In the case of power semiconductor modules, most modules that can cause early failures are
rejected in the power semiconductor modules vendors’ screening process, such as in the burn-
in test. However, some defective power semiconductor modules fail to be sorted out, and cause
failures relatively soon after they start operating in the market. In semiconductor products, it is
known that mode A failures, mode B failures, and mode C failures can occur. It is generally
known that with power semiconductor modules, more mode B failures take place than early
failures (failure mechanism analysis results). This is because the gate oxide of power
semiconductor modules is thicker than that of integrated circuits (ICs) or large scale integration
devices (LSIs). There are cases in which both the early failure rate and the mode-B failure rate
keep declining. When there are few early failures due to adequate pre-shipment screening, and
there are only limited mode B failures, however, random failures will become dominant failures
in the random failure period. In this case, the Weibull shape parameter m often gets closer to 1.
In reality, the instantaneous failure rate in the random failure period should be considered as a
superposition of:
a) early failures, whose instantaneous failure rate declines according to the theory, and
b) random failures, whose instantaneous failure rate is kept constant. Depending on the
proportion between the early failures and the random failures, it is often observed that the
instantaneous failure rate in the random failure period continues to decline. The random
failures have been attributed not only to internal factors, but also to external factors
including electrostatic discharge (ESD) and electrical overstress (EOS).
The wear-out failure period has been defined as the period in which failures are caused by the
end-of-life of wire bonding, solder bonding and the like of power semiconductor modules and
other parts that compose a power module. Other causes for wear-out failures include the end-
of-life of cells, interconnects, etc., that compose a semiconductor device such as a power metal-
oxide-semiconductor field effect transistor (MOSFET) or insulated-gate bipolar transistor (IGBT). In
other words, the wear-out failure period is a period when the end-of-life of the power modules
themselves has been observed. The number of failures increases over the course of time, and
eventually all power semiconductor modules will fail. For wear-out failures, there has been no
concept for setting upper limits or criteria for the failure rate. It is important to design power
semiconductor modules in such a way as not to allow any wear-out failures to take place during
their use period. In general, the criterion for determining the life of a power semiconductor
module is the period up until the start of wear failure until the cumulative failure probability rises.

Figure 1 – Bath-tub curve
5.2 Early failure period
5.2.1 Description
Power semiconductor modules are susceptible to defects derived from their manufacturing
process, as they are highly integrated and complex. The ratio of these power semiconductor
modules, which conform to their specification, is referred to as “yield”. In the sorting, all possible
parameters relating to the characteristic and functional requirements have been measured to
select conforming semiconductor devices. Even if they function normally in the sorting process,
however, some of the selected conforming semiconductor devices can have minor hidden
defects that do not have any electrical effects (latent failures). When a high yield is achieved,
it is less likely that power semiconductor modules with latent failures have been mixed into
conforming semiconductor devices.
When a small quantity of conforming power semiconductor modules with latent failures are
included in a production lot, the failure rate will decrease over the course of time. This is
because defect-free semiconductor devices with low-failure probability remain in the batch even
after power semiconductor modules with latent failures fail and are removed. In such a case,
the Weibull shape parameter m, on the assumption that the Weibull distribution applies, is less
than 1 (m < 1).
To be more specific, as shown in Figure 2, when a small quantity of conforming power
semiconductor modules with latent failures is contained in a production lot, electronic equipment
using these modules becomes defective in operation during the early failure period. Hence, the
broken semiconductor devices will be removed in the repair of the electronic equipment (part
replacement). Eventually, highly reliable power semiconductor modules will remain.

Figure 2 – Failure process of power semiconductor module
manufacturing lots during the early failure period
A primary countermeasure against such early failures is to reduce defects generated in the
manufacturing process. When practicable, design change could work as an effective
countermeasure to make power semiconductor modules unsusceptible to defects. Defect
reduction in semiconductor device manufacturing can be proactive, such as in-line defect
inspection stages of random lots, or reactive, correlating end-of-life (EOL) failures to isolate the
process step(s) likely to be the source of defect introduction.
5.2.2 Early failure rate
5.2.2.1 Early failure rate definition
The early failure rate represents the rate of failures taking place in the defined early failure
period in terms of % or parts per million (ppm).
The early failure probability represents the probability of degradation failures derived from
manufacturing defects that take place after shipment from semiconductor device manufacturers,
within one year from the start of operation in the market (end users) or in the manufacturing
process of system manufacturers (the defined early failure period).
In some cases, the term “mean early failure rate” has been used. The mean failure rate is
obtained by dividing the number of failures taking place during the defined failure period by
total operating time. The mean early failure rate is obtained by converting the cumulative failure
probability in the defined early failure period to the probability per unit time, and it is mainly
−9
expressed in terms of FIT (failures in time: 10 /h).
5.2.2.2 Cumulative fail probability
There are two methods to calculate the mean early failure rate, including the following:
a) a method to use actual market data acquired during the early failure period (for one year
after the start of shipment of mass-produced power semiconductor modules);
b) a method to perform calculation in a short period of time by conducting reliability tests
accelerated by applying an acceleration factor to actual operating conditions.
5.2.3 Screening (reduction of early failure)
Power semiconductor modules are used in a variety of applications, and it is important to ensure
the right quality level for each application. Under such circumstances, customers and the market
demand the reduction of early failures as an improvement in quality level.
In the case of IGBTs, failures in the low breakdown voltage region due to gate oxide film defects
have been reported as early failures of power semiconductor modules, and in the case of power
MOSFETs, avalanche failures due to device defects have been reported. As a method to reduce
these early failures, there are gate oxide screening for IGBTs and avalanche screening for
power MOSFETs.
In this guideline, the IGBT gate screening method is described in Annex A as an example of
the early failure reduction method.
5.3 Random failure period
5.3.1 Description
In general, the random failure period has been defined as the period from end of the early failure
period to start of the wear-out failure period. It is appropriate to consider that failures caused
after the end of the defined early failure period are attributed not only to those remaining
defective power semiconductor modules, which were not removed in the pre-shipment sorting,
but also to disturbance or random factors, which are not related to manufacturing defects. In
the case of power semiconductor modules, however, there are extremely few remaining
defective semiconductor devices to cause early failures which were not removed in the sorting.
The shape parameter of the Weibull distribution is usually almost constant (m is approximatively
equal to 1).
5.3.2 Failure rate in the random failure period
The mean failure rate in the random failure period can be calculated by using the same methods
as the mean early failure rate described below:
a) a method to use actual market data acquired during the random failure period (for the end
of the early failure period to the end of use period),
b) a method of calculation based on the data obtained from the evaluation of accelerated tests.
5.4 Wear-out failure period
5.4.1 Description
Wear-out failures represent the end of the lifetime of semiconductor devices themselves. All
power semiconductor modules fail sooner or later when they enter the wear-out period. In other
words, the wear-out failures shall not be allowed to take place before the end of use period.
Every power semiconductor device vendor adopts “reliability design” so as to take actions at
the design stage to prevent occurrence of wear-out failures during the use period. In the wear-
out failure period, the shape parameter m of the Weibull distribution is above 1 (m > 1), which
reflects the end of the lifetime of power semiconductor modules.
5.4.2 Wear-out failure verification
The following contents of 5.4.2 explain a methodology to calculate the sample size and the test
duration, which are needed to verify that the wear out regime is not entered during the use
period by means of a product reliability qualification. The methodology can be applied, if the
mission profile, the acceleration model and the end-of-life failure distribution are known or if at
least reasonable assumptions can be made. If this information is missing, the application of a
standardized test duration according to Clause 8 and sample sizes according to Clause 9 is
recommended.
Based on the conceptual diagrams (Figure 3, Figure 4), the method to calculate the number of
samples taken in an accelerated reliability test and the duration of an accelerated reliability test
is described below.
Figure 3 – Conceptual diagram of the wear-out failure
Figure 4 – Conceptual diagram of the accelerated reliability test
The time to reach a failure probability in the accelerated reliability test t , which is equivalent
to the actual operating time up to the end of the use period t , can be expressed as:
l
t
I
t =
(1)
A
CC
where
t = t + t
l s u;
is the value of actual operating time converted from pre-shipment screening time;
t
s
t is the use period;
u
A is the acceleration factor.
cc
By using the level of confidence of g % (CL = g %) and the number of samples n，the maximum
i
failure rate F – the estimated cumulative failure probability – as calculated from the binominal
i
distribution (with the number of failures equals 0) can be expressed as:
 g  1
F=11−−
)
(2
i  
100 n
 
i
Equation (2) can also be expressed as:
g
ln(1)－
100 (3)
n＝
i
ln(1－F )
i
The cumulative failure probability for the failure distribution assumed in the accelerated
reliability test can be expressed as:
m
t
i
F=1−−exp( ) (4)
i
m
η
m
t
F=1−−exp( )
(5)
m
η
where
t is the duration of pre-shipment tests including screening;
i
F is the cumulative failure probability to be checked during the use period;
η is the scale parameter of the Weibull distribution.
The following equation is obtained from the above Weibull equations:
mm
In(1− Ft)    A 
ii cc
(6)
t×
   
i
In(1− Ft) t
00   i 
Once the level of confidence g % (CL = g %) and the number of samples n is determined, the
i
estimated cumulative failure rate F can be obtained. By using the cumulative failure probability
i
that is checked during the use period F and Equation (6), the duration of pre-shipment tests
including screening t can be calculated as:
i
I (1−−F ) t I (1 F )
ni i ni
tt
  (7)
i 0
I (1−−Fm) A I (1 Fm)
n 00cc n
 
When the binominal distribution has been applied with the number of failures of 0, the duration
of pre-shipment tests including screening t can be expressed as:
i
gg
   
I (1−−l (1
nn
   
t
100 1 100
tt
    (8)
i 0'
n×I (1− Fm) A n×−l (1 Fm)
 i n 0  cc i n 0 
   
   
When the test is performed using samples for which pre-shipment screening equivalent to actual
operating time t has been conducted, the duration of the test excluding the pre-shipment
s
screening T can be expressed as:
i
t
s
Tt＝－
(9)
ii
A
cc
By using the duration of the test excluding the pre-shipment screening T , the cumulative failure
i
probability that is checked during the useful time F and Equation (6), the estimated cumulative
failure rate F , can be obtained. The number of samples n can be calculated based on the level
i i
of confidence of g % (CL = g %).
==
==
= =
t
s
tT＝－
(10)
ii
A
cc
m

A

cc
Ft＝－1 exp ××ln()1－F (11)

i
i 0
t
1

When the binominal distribution is applied with the number of failures of 0, the number of
samples n can be expressed as:
i
gg
mm
ln(1−−) ln(1 )
  
t t
0 100 1 100 (12)
n=×= ×
  
i
t ln(1− F ) At× ln(1− F )
i 00 cc i
6 Reliability test
6.1 Reliability test methods
Table 2 shows reliability test items for products (in the form of finished products). This guideline
presents a common scope of tests, taking account of the industrial standards and the JEDEC
standards. However, the test scope can be changed as long as it is large enough to verify that
the cumulative wear out failure probability in the use period is 1 % or less. For an assessment
of the random failure probability both methods mentioned in 5.3.2 can be applied. In most tests,
stress conditions can be accelerated by changing parameters such as voltage, temperature and
humidity. Through acceleration of stress conditions, reliability in the use period can be verified
in a short period of time.
Power semiconductor modules are operated at high voltage and high current. The reliability test
should be performed after the packaging process, partly because high voltage and high current
cannot be applied to the wafers, and partly because heat dissipation of the packages has an
impact on the reliability test results. For time dependent dielectric breakdown measurement
(TDDB), however, the reliability test can be performed on the wafers in order to make the total
duration of the TDDB reliability test, including the time to prepare test sample, reasonably short.
Table 2 – Accelerated lifetime test methods and purpose
Referenced test
Test item Objective Failure phenomena Remark
standard
To evaluate durability
by applying electrical Junction leakage,
IEC 60749-23
High-temperature
and thermal off-state breakdown voltage

reverse bias test
IEC 60747-9
static load to degradation
semiconductor devices
To evaluate durability
IEC 60749-23
High-temperature gate or lifetime by applying TDDB due to electrical

bias test electrical and thermal field
IEC 60747-9
load to gate dielectric
Recommended
To evaluate durability Galvanic corrosion of
High-temperature
85 °C/85 %
for the case where metal interconnects,
humidity bias test
RH
semiconductor devices Ion migration between
IEC 60749-5
(takes priority over
are used in high- metal interconnects,
See relevant
“temperature humidity
temperature and high- Increase of leakage
standards for
storage test”)
humidity ambience current due to moisture
test voltage
To evaluate durability
for the case where Corrosion of metal
Recommended
Temperature humidity semiconductor devices interconnects，
IEC 60749-42 85 °C/85 %
storage test are stored in high- increase of leakage
RH
temperature and high- current due to moisture
humidity ambience
To evaluate durability
by exposing
semiconductor devices Cracks in solder，
Temperature cycling
IEC 60749-25 to cyclic temperature
cracks in chips, cracks
test
swing between high
in passivation film
temperature and low
temperature
Reference test
high-
To evaluate durability
temperature
of semiconductor
reverse bias
High-temperature devices when they are
IEC 60749-6 test or high-
storage test stored at a high
temperature
temperature for
gate bias test
prolonged time
can be used
as substitute
To evaluate durability
This test
of semiconductor
should only be
Low-temperature devices when they are
IEC 60068-2-1 required if
storage test stored at a low
demanded by
temperature for
the application
prolonged time
To evaluate durability
Wire lift-off from the
against change of
power semiconductor
electrical or thermal
die connection, Solder
stress when electrical
crack under the power
Power cycling test IEC 60749-34 stress is applied to
semiconductor die,
semiconductor devices
Solder crack between
in a cyclic manner
the Cu base plate and
between on-state and
the insulating substrate
off-state
To evaluate the
SEB
EOS caused by
JEDEC JEP151 durability against SEB Optional test
terrestrial neutrons.
(single event burn-out)
failure
SEBs occur accidentally on the market and their destruction voltage depends on the device structure and applied
voltage. Therefore, it is desirable to confirm the SEB tolerance test by neutron irradiation at the product design
stage, not the product certification test.

6.2 Acceleration models for reliability tests
Acceleration models for reliability tests shall be in accordance with IEC 63287-1:2021, 6.4
(acceleration models for reliability tests).
7 Stress test methods
Stress test methods shall be in accordance with IEC 63287-1:2021, Clause 7 (stress test
methods) for ICs.
Power semiconductor modules are different from integrated circuits (ICs) in package structure
and device structure, Therefore, terminal strength test, mounting strength test (torque),
vibration test, shock test, (steady state) acceleration test are added, whereas latch-up test is
removed.
Table 3 provides the overview of stress test methods for power modules:
Table 3 – Stress test methods and purpose
Refer to test
Test item Objective Failure phenomena Remark
standard
Cracks in packages,
Not applicable
Resistance To evaluate thermal resistance of insulation substrate
IEC 60749-15
to power
to soldering semiconductor devices during and chips;
module without
IEC 60068-2-20
heat test soldering process delamination inside
soldering
of packages
Non-solder adhesion Not applicable
IEC 60749-21
Solderability To evaluate solderability at the to terminals; to power
test terminals of semiconductor devices insufficient solder module without
IEC 60068-2-20
wettability soldering
To evaluate resistance of
Human body
semiconductor devices against ESD
model
caused by contact with people (by Mainly diffusion
electrostatic Applicable to
IEC 60749-26 using human body model) while they bonding breakdown;
discharge all types
are handled in manufacturing dielectric breakdown
test
processes before being mounted to
(HBM/ESD)
electronic equipment
To evaluate resistance of
Charged
semiconductor devices against ESD
device model
caused by charged devices while they Mainly dielectric Applicable to
electrostatic
IEC 60749-28
are handled in manufacturing breakdown all types
discharge
processes before being mounted to
(CDM/ESD)
electronic equipment
To evaluate resistance against force
applied to the terminals of
Terminal qualify Applicable to
semiconductor devices during Terminal fracture
strength test according to all types
handling or normal assembly
the conditions
processes
set forth in the
applicable
To evaluate resistance against force
mounting
Mounting applied to semiconductor devices
...