IEC 60822:1988

• Status: Published
• Publication Date: 14-Dec-1988
• ICS: 31.080.01 - Semiconductor devices in general
• ICS: 35.160 - Microprocessor systems
• ICS: 35.200 - Interface and interconnection equipment
• Technical Committee: ISO/IEC JTC 1/SC 25 - Interconnection of information technology equipment
• Drafting Committee: ISO/IEC JTC 1/SC 25 - Interconnection of information technology equipment
• Current Stage: 6060 - International Standard published
• Start Date: 15-Dec-1988
• Due Date: 16-Dec-1989
• Completion Date: 15-Dec-1988

• Revises: IEC 822:1988 - Parallel Sub-system Bus of the IEC 821 VME bus
• Effective Date: 24-Jul-2021

Overview

IEC 60822:1988 is an international standard defining the Parallel Sub-system Bus (VSB) for the IEC 821 VMEbus architecture. Developed by ISO and the International Electrotechnical Commission (IEC), this standard addresses the integration and coordination needs of high-performance 32-bit microprocessor-based multiprocessor systems. The VSB serves as a local subsystem extension, optimizing data throughput and system performance by enabling efficient communication between processor boards, memory, and I/O components over a high-speed asynchronous bus.

The standard establishes the necessary framework and protocols for subsystem design, supporting both single and multiprocessor configurations. It outlines functional, electrical, mechanical, and protocol specifications for seamless and reliable operation within VMEbus-based environments.

Key Topics

IEC 60822:1988 covers critical aspects of VSB implementation and operation, including:

• System Architecture

  • Defines the role of the VSB as a local extension bus within the broader VMEbus ecosystem.
  • Supports both master and slave modules for flexible subsystem design.

• Bus Operation and Protocols

  • Four cycle types: address-only, single-transfer, block-transfer, and interrupt-acknowledge.
  • Mechanisms for dynamic bus sizing, resource locking, and data caching.
  • Protocols for master/slave interactions and data transfer processes.

• Arbitration Mechanisms

  • Specifies arbitration bus functionality and lines for coordinating access to the data transfer bus.
  • Two arbitration methods: serial (daisy-chained) and parallel (distributed), supporting scalable system architectures.

• Physical and Electrical Specifications

  • Details about VSB board requirements, including power distribution and connector characteristics.
  • Mechanical compatibility with VMEbus systems is stipulated.
  • Electrical requirements for reliable signal integrity, bus driving, and signal line termination.

• Backplane Specifications

  • Requirements for the VSB backplane’s physical and electrical properties, including characteristic impedance and slot assignments for geographical addressing.

• Standard Terminology & Symbol Reference

  • References to IEC standards for terminology (IEC 60050), graphical symbols (IEC 60417; IEC 60617), and letter symbols (IEC 60027).

Applications

The IEC 60822:1988 standard finds practical application in a range of multiprocessor and embedded systems, where high throughput and flexible architecture are critical:

• Embedded Industrial Automation
  Used to build complex automation controllers requiring high-speed local data transfers between processors, memory, and I/O modules.

• Scientific Computing Systems
  Supports fast data movement and efficient resource sharing in laboratory instrumentation, data acquisition, and real-time analysis systems.

• Telecommunications Equipment
  Enables scalable, high-bandwidth backplane connections in telecom switches, routers, and signal processing units.

• Defense and Aerospace
  Ideal for mission-critical multiprocessor embedded systems demanding reliable, robust, and modular communication architectures.

• VMEbus Expansion
  Provides a framework for extending the functionality of existing VMEbus-based platforms with local, high-speed bus connectivity and additional subsystem options.

Related Standards

Implementation and use of IEC 60822:1988 may reference or require compatibility with the following related standards:

• IEC 821: Microprocessor system bus (VMEbus) - Foundation for IEC 822 VSB.
• IEC 60050: International Electrotechnical Vocabulary (IEV) - Standardized terms.
• IEC 60027: Letter symbols to be used in electrical technology.
• IEC 60417 & IEC 60617: Graphical symbols for use on equipment and diagrams.
• IEC 603-2: Connectors for frequencies below 3 MHz with printed boards.

By following IEC 60822:1988, engineers and system architects can ensure interoperability, performance, and modularity in VMEbus-based multiprocessor systems and sub-system implementations.

NORME CEI
INTERNATIONALE IEC
INTERNATIONAL
Première édition
STANDARD
First edition
1988-12
CEI 822 VSB
Bus parallèle
de sous-système
du bus CEI 821 VMEbus
IEC 822 VSB
Parallel Sub-system Bus of the
IEC 821 VMEbus
de référence
Numéro
Reference number
IEC
CEI/IEC 60822: 1988
Numéros
des publications
Numbering
Depuis le 1er janvier 1997, les publications de la CEI
As from 1 January 1997 all IEC publications are
sont numérotées à partir de 60000.
issued with a designation in the 60000 series.
Publications consolidées
Consolidated publications
Les versions consolidées de certaines publications de
Consolidated versions of some IEC publications
la CEI incorporant les amendements sont disponibles.
including amendments are available. For example,
Par exemple, les numéros d'édition 1.0, 1.1 et 1.2
edition numbers 1.0, 1.1 and 1.2 refer, respectively, to
indiquent respectivement la publication de base, la
the base publication, the base publication incor-
publication de base incorporant l'amendement 1, et la
porating amendment 1 and the base publication
publication de base incorporant les amendements 1
incorporating amendments 1 and 2.
et 2.
Validité de la présente publication Validity of this publication
Lecontenu technique des publications de la CEI est
The technical content of IEC publications is kept
constamment revu par la CEI afin qu'il reflète l'état
under constant review by the IEC, thus ensuring that
actuel de la technique.
the content reflects current technology.
Des renseignements relatifs à la date de reconfir-
Information relating to the date of the reconfirmation
mation de la publication sont disponibles dans le
of the publication is available in the IEC catalogue.
Catalogue de la CEI.
Les renseignements relatifs à des questions à l'étude et
Information on the subjects under consideration and
des travaux en cours entrepris par le comité technique
work in progress undertaken by the technical
qui a établi cette publication, ainsi que la liste des
committee which has prepared this publication, as well
publications établies, se trouvent dans les documents ci-
as the list of publications issued, is to be found at the
dessous:
following IEC sources:
•
«Site web» de la CEI*
• IEC web site*
•
Catalogue des publications de la CEI
Publié annuellement et mis à jour
• Catalogue of IEC publications
régulièrement
Published yearly with regular updates
(Catalogue en ligne)*
(On-line catalogue)*
• Bulletin de la CEI
• IEC Bulletin
Disponible à la fois au «site web» de la CEI* Available both at the IEC web site* and
et comme périodique imprimé
as a printed periodical
Terminologie, symboles graphiques
Terminology, graphical and letter
et littéraux
symbols
En ce qui concerne la terminologie générale, le lecteur
For general terminology, readers are referred to
se reportera à la CEI 60050: Vocabulaire Électro- IEC 60050:
International Electrotechnical Vocabulary
technique International (VEI). (IEV).
Pour les symboles graphiques, les symboles littéraux
For graphical symbols, and letter symbols and signs
et les signes d'usage général approuvés par la CEI, le
approved by the IEC for general use, readers are
lecteur consultera la CEI 60027:
Symboles littéraux à referred to publications IEC 60027:
Letter symbols to
utiliser en électrotechnique, la CEI 60417: Symboles be used in electrical technology,
IEC 60417: Graphical
graphiques utilisables sur le matériel. Index, relevé et
symbols for use on equipment. Index, survey and
compilation des feuilles individuelles, et la CEI 60617:
compilation of the single sheets and IEC 60617:
Symboles graphiques pour schémas.
Graphical symbols for diagrams.

* Voir adresse «site web»
sur la page de titre. * See web site address on title page.

NORME CEI
INTERNATIONALE IEC
INTERNATIONAL
Première édition
STANDARD
First edition
1988-12
CEI 822 VSB
Bus parallèle de sous-système
du bus CEI 821 VMEbus
IEC 822 VSB
Parallel Sub-system Bus of the
IEC 821 VMEbus
© IEC 1988 Droits de reproduction réservés — Copyright - all rights reserved
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procédé, électronique ou mécanique,
y compris la photo- including photocopying and microfilm, without permission in
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IEC
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- 2 - 822 © C E I
SOMMAI RE
Pages
PREAMBULE 14
PREFACE 14
CHAPITRE 0: DOMAINE D'APPLICATION
CHAPITRE 1: INTRODUCTION A LA
NORME DU BUS CEI 822 VSB
Sections
1.1 Objectifs de la norme CEI 822 VSB, bus parallèle de sous-
système du bus CEI 821 VMEbus (désormais référencé VSB) 18
1.2 Eléments du système VSB 18
1.2.1 Définitions générales 18
1.2.1.1 Définition de la structure physique 18
1.2.1.2 Définition de la structure fonctionnelle 20
1.2.1.3 Types de cycles VSB 24
1.3 Diagrammes de la norme VSB 30
1.4 Terminologie utilisée dans la norme 30
1.4.1 Etats des lignes de signaux 32
1.4.2 Utilisation de l'astérisque (*) 34
1.5 Spécification du protocole 34
CHAPITRE 2: BUS DE TRANSFERT DE DONNEES DU VSB
2.1 Introduction 38
2.2 Lignes du bus de transfert de données 40
2.2.1 Lignes d'adresse 40
2.2.1.1 AD00-AD31 40
2.2.1.2 SPACEO-SPACE1 42
2.2.1.3 SIZEO-SIZE1 42
2.2.1.4 ASACK0*-ASACK1* 42
2.2.1.5 GAO-GA2 44
2.2.2 Lignes de données AD00-AD31 44
de commande 44
2.2.3 Lignes
2.2.3.1 PAS-` 44
2.2.3.2 AC 46
2.2.3.3 WR* 46
2.2.3.4 LOCK* 46
2.2.3.5 DS* 46
2.2.3.6 WAIT-' 46
2.2.3.7 ACK* 48
2.2.3.8 ERR* 48
2.2.3.9 IRQ* 48
2.2.3.10 CACHE* 50
Modules du DTB - Description générale 50
2.3
MAITRE 52
2.3.1
2.3.2 ESCLAVE 54
- 3 -
822 © IE C
CONTENTS
Page
FOREWORD 15
PREFACE 15
CHAPTER 0: SCOPE
CHAPTER 1: INTRODUCTION TO THE IEC 822 VSB BUS STANDARD
Section
1.1 Standard objectives of the IEC 822 VSB parallel Subsystem
Bus of the IEC 821 VMEbus (Subsystem henceforth referred to
as VSB) 19
1.2 VSB system elements 19
1.2.1 Basic definitions 19
1.2.1.1 Physical structure definition 19
1.2.1.2 Functional structure definition 21
1.2.1.3 Types of VSB cycles 25
1.3 VSB standard diagrams 31
1.4 Standard terminology 31
1.4.1 Signal line states 33
1.4.2 Use of the asterisk (*) 35
1.5 Protocol specification 35
CHAPTER 2: VSB DATA TRANSFER BUS
2.1 Introduction 39
2.2 Data Transfer Bus lines 41
2:2.1 Adressing lines 41
2.2.1.1 ADOO-AD31 41
2.2.1.2 SPACEO-SPACE1 43
2.2.1.3 SIZEO-SIZE1 43
2.2.1.4
ASACKO*-ASACK1* 43
2.2.1.5 GAO-GA2 45
2.2.2 Data lines ADOO-AD31 45
2.2.3 Control lines 45
' 2.2.3.1 PAS* 45
2.2.3.2 AC 47
WR* 2.2.3.3 47
2.2.3.4 LOCK* 47
2.2.3.5 DS* 47
2.2.3.6 WAIT* 47
2.2.3.7 ACK* 49
2.2.3.8 ERR* 49
2.2.3.9 IRQ* 49
2.2.3.10 CACHE* 51
2.3 DTB modules - Basic description 51
2.3.1 MASTER 53
2.3.2 SLAVE 55
-4- 822©CEI
Sections Pages
2.4 Possibilités des MAITRES et des ESCLAVES 56
2.4.1 Possibilités d'adressage 60
2.4.1.1 Possibilités de base pour l'adressage 62
2.4.1.2 Possibilité UNIQUEMENT D'ADRESSAGE 64
2.4.2 Possibilités de transfert de données 66
2.4.2.1 Possibilité de base de transfert de données des MAITRES 66
2.4.2.2 Possibilités de base de transferts de données des ESCLAVES 68
2.4.2.3 Dimensionnement dynamique du bus 70
2.4.2.4 Possibilité de TRANSFERT UNIQUE 72
2.4.2.5 Possibilité de TRANSFERT PAR BLOC 74
2.4.2.6 Possibilité de TRANSFERT INDIVISIBLE 78
2.4.3 Possibilités d'interruption 82
2.4.3.1 Possibilités d'interruption de base des MAITRES et des
ESCLAVES 82
2.4.3.2 Possibilités de cycle de RECONNAISSANCE D'INTERRUPTION 86
2.5 Interaction entre les MAITRES et les ESCLAVES 90
2.5.1 Interaction entre les MAITRES et les ESCLAVES
pendant la phase de diffusion d'adresse 92
2.5.1.1 Déroulement de la phase de diffusion d'adresse 92
2.5.1.2 Evolution des signaux pendant la phase de diffusion d'adresse 98
2.5.2 Interaction entre les MAITRES et les ESCLAVES
pendant le transfert de données 104
2.5.2.1 Déroulement d'un transfert de données en écriture 106
2.5.2.2 Déroulement d'un transfert de données en lecture 112
2.5.2.3 Evolution des signaux pendant la phase de transfert
de données 116
2.5.3 Interaction entre les MAITRES et les ESCLAVES pendant la fin
du cycle 124
2.5.3.1 Déroulement de la fin d'un cycle 124
2.5.4 Interaction entre le MAITRE IHV et les ESCLAVES pendant
le cycle de RECONNAISSANCE D'INTERRUPTION 126
2.5.4.1 Organigramme d'un cycle de RECONNAISSANCE D'INTERRUPTION 128
2.5.4.2 Evolution des signaux pendant le cycle de RECONNAISSANCE
D'INTERRUPTION 136
2.6 Spécifications de chronologie du bus de transfert de données 138
CHAPITRE 3: ARBITRAGE DU BUS DE TRANSFERT DE DONNEES DU VSB
3.1 Introduction 188
3.1.1 Types d'arbitrage 190
3.2 Lignes d'arbitrage du bus 190
3.2.1 BREQ* 190
3.2.2 BUSY* 190
3.2.3 BGIN*/BGOUT* 192
3.3 Modules d'arbitrage - Description générale 192
3.3.1 ARBITRE 192
3.3.2 DEMANDEUR 194
3.4 Possibilités du DEMANDEUR 198
3.4.1 Arbitrage série 200
3.4.1.1 Interaction entre l'ARBITRE et les DEMANDEURS SER 202
3.4.1.2 Evolution des signaux pendant l'arbitrage série 208

- 5 -
CI
Page
Section
Capabilities of MASTERS and SLAVES 57
2.4
61 2.4.1 Addressing capabilities
63 2.4.1.1 Basic addressing capabilities
65 2.4.1.2 ADDRESS-ONLY capability
67 2.4.2 Data transfer capabilities
67 2.4.2.1 Basic data transfer capability of MASTERS
2.4.2.2 Basic data transfer capabilities of SLAVES
71 2.4.2.3 Dynamic bus sizing
2.4.2.4 SINGLE-TRANSFER capability
2.4.2.5 BLOCK-TRANSFER capability 75
2.4.2.6 INDIVISIBLE-ACCESS capability
Interrupt capability 2.4.3
2.4.3.1 Basic interrupt capabilities of MASTERS and SLAVES
2.4.3.2 INTERRUPT-ACKNOWLEDGE cycle capabilities
91 2.5 Interaction between MASTERS and SLAVES
Interaction between MASTERS and SLAVES during address
2.5.1
broadcast phase
2.5.1.1 Flow of the address broadcast phase
99 2.5.1.2 Signaling during the address broadcast phase
Interaction between MASTERS and SLAVES during the data
2.5.2
transfer
107 2.5.2.1 Flow of a write data transfer
2.5.2.2 Flow of a read data transfer
2.5.2.3 Signaling during the data transfer phase
2.5.3 Interaction between MASTERS and SLAVES during cycle
termination
2.5.3.1 Flow of the termination of a cycle
2.5.4 Interaction between the IHV MASTER and SLAVES during
the INTERRUPT-ACKNOWLEDGE cycles
129 2.5.4.1 Flow of an INTERRUPT-ACKNOWLEDGE cycle
2.5.4.2 Signaling during the INTERRUPT-ACKNOWLEDGE cycle
2.6 Data transfer bus timing specifications
CHAPTER 3: VSB DATA TRANSFER BUS ARBITRATION
3.1 Introduction 189
3.1.1 Types of Arbitration
3.2 Arbitration Bus lines
3.2.1 BREQ*
3.2.2 BUSY*
3.2.3 BGIN*/BGOUT*
3.3 Arbitration modules - Basic description
3.3.1 ARBITER
3.3.2 REQUESTER
3.4 Capabilities of the REQUESTER 199
3.4.1 Serial Arbitration
3.4.1 1 Interaction between the ARBITER and SER REQUESTERS 203
3.4.1.2 Signaling during Serial Arbitration 209

822 © CEI
Sections Pages
3.4.2 Possibilités de l'arbitrage parallèle 212
3.4.2.1 Déroulement d'un cycle d'ARBITRAGE
signaux pendant le cycle d'ARBITRAGE 218
3.4.2.2 Evolution des
3.4.3 Séquence de mise sous tension 220
de mise sous tension 220
3.4.3.1 Déroulement d'une séquence
entre les modules du bus d'arbitrage
3.4.3.2 Interaction
pendant le démarrage
DEMANDEUR associé et/ou
3.5 Interaction entre le MAITRE, son
son ARBITRE associé 228
3.5.1 Acquisition du DTB
3.5.2 Libération du DTB
Course critique entre les demandes du MAITRE
3.5.3
et les allocations de l'ARBITRE 230
d'arbitrage 230
3.6 Spécifications de chronologie du bus
4: CARACTERISTIQUES ELECTRIQUES DES CARTES VSB
CHAPITRE
4.1 Introduction
4.1.1 Terminologie 252
4.2 Distribution de l'alimentation
4.2.1 Caractéristiques de tension courant continu
du connecteur 256
4.2.2 Caractéristiques électriques
de commande et de réception du bus 4.3 Spécifications
4.3.1 Généralités
4.3.2 commande et de charge pour les lignes trois états
REGLES de
(ADOO-AD31, DS*, PAS*, LOCK*, SIZEO-SIZE1, SPACEO-SPACE1, WR*) 260
les lignes
4.3.3 REGLES de commande et de charge pour
collecteur ouvert
à
(AC, ACK*, AD24-AD31, ASACKO*-ASACK1*, BREQ*, BUSY*, CACHE*,
ERR*, IRQ*, WAIT*)
4.3.4 REGLES de commande et de charge pour BGIN* et BGOUT*
pour les lignes d'adressage géographique
4.3.5 REGLES de réception
(GAO-GA2)
4.3.6 Informations supplémentaires
des lignes de signal - Résumé 272
4.4 Interconnexion
5: SPECIFICATIONS DU FOND DE PANIER DU VSB
CHAPITRE
Introduction 5.1
5.2 Caractéristiques physiques du fond de panier
Distribution du courant d'alimentation 280
5.3
Caractéristiques électriques du fond de panier 5.4
5.4.1 Impédance caractéristique
Réseaux d'adaptation 288
5.4.2
5.5 Interconnexion des lignes de signaux
5.5.1 Généralités
Chaîne série BGIN*/BGOUT* 294
5.5.2
Adressage géographique 294
5.5.3
5.5.4 Informations supplémentaires
5.6 Affectation des broches VSB
ANNEXE A
822 © - T -
IEC
Section Page
3.4.2 Parallel Arbitration capability 213
3.4.2.1 Flow of an ARBITRATION cycle 213
3.4.2.2 Signaling during the ARBITRATION cycle 219
3.4.3 Power-up sequence
3.4.3.1 Flow of the power-up sequence 221
3.4.3.2 Interaction between arbitration bus modules during power-up
3.5 Interaction between the MASTER, its associated REQUESTER
and/or its associated ARBITER 229
3.5.1 Acquisition of the DTB
3.5.2 Release of the DTB 229
3.5.3 Race conditions between MASTER requests and ARBITER grants 231
3.6 Arbitration bus timing specifications 231
CHAPTER 4: ELECTRICAL CHARACTERISTICS OF VSB BOARDS
4.1 Introduction 253
4.1.1 Terminology 253
4.2 Power distribution
4.2.1 D.C. voltage characteristics 257
4.2.2 Connector electrical ratings 257
4.3 Bus driving and receiving requirements 257
4.3.1 General 257
4.3.2 Driving and loading RULES for three-state lines
(AD00-AD31, DS*, PAS*, LOCK*, SIZEO-SIZE1, SPACEO-SPACE1, WR*) 261
4.3.3 Driving and loading RULES for open-collector lines
(AC, ACK*, AD24-AD31, ASACKO*-ASACKI BREQ*, BUSY*, CACHE*,
ERR*, IRQ*, WAIT*) 265
4.3.4 Driving and loading RULES for BGIN* and BGOUT* 269
4.3.5 Receiving RULES for the geographical addressing lines
(GAO-GA2) 271
4.3.6 Additional information 271
4.4 Signal lines interconnection - Summary 273
CHAPTER 5: VSB BACKPLANE SPECIFICATIONS
5.1 Introduction 277
5.2 Backplane physical characteristics 277
5.3 Power distribution 281
5.4 Backplane electrical characteristics 281
5.4.1 Characteristic impedance 281
5.4.2 Termination networks 289
5.5 Signal line interconnection 293
5.5.1 General 293
5.5.2 BGIN*/BGOUT* daisy-chain 295
5.5.3 Geographical addressing 295
5.5.4 Additional information 297
5.6 VSB pin assignment
APPENDIX A 301
-8 822 10
CE|
Figures
Pages
I-1 Modules fonctionnels
et sous-ensembles de bus définis
par l norme
a V38 22
l-2 Notations utilisées dans lee chronogrammes 36
2-1 Schéma-bloc fonctionnel du bus de transfert de données 38
2-2 Schéma-bloc: MAITRE 52
2-3 Schéma-bloc: ESCLAVE 54
2-4 Organigramme général d'un cycle
VSB 58
2-5 Organigramme général d'un cycle Q
UNI UEMENT D'ADRESSAGE 64
2-6 Organisation
des données 66
2-7 Organigramme général d'un cycle de TRANSFERT UNIQUE 72
2-8 Organigramme général d'un cycle d
e TRANSFERT PAR BLOC 76
2-9 Organigramme général d'un cycle de E S
R CONNAI SANCE D'INTERRUPTION 86
2-10 Organigramme d
e la phase de diffusion d'adresse 96
2-Il
Organigramme d'un transfert de données
en écriture 110
2-12
Organigramme d'un transfert de données
en lecture 114
2-13
Organigramme de la fin du cycle 126
2-14
Organigramme d'un cycle de RE
CONNAISSANCE D'INTERRUPTION 132
2-15 Chronologie signaux
des
LOCK*,
NR*, SIZEO-SIZE1 et 5PACEO-SPACE1.
d'un MAITRE actif, d'un
MAITRE IMV actif
et
d'un DEMANDEUR PAR actif,
pour les cycles E
de TRANSF RT UNIQUE,
TRANSFERT PAR BLOC,
RECONNAISSANCE D'INTERRUPTION
et
ARBITRAGE 146
2-16 Chronologie de
la diffusion d'adresse
du MAITRE actif et
des ESCLAVES
pour les cycles UNIQUEMENT
D,ADRESSAGE ,
TRANSFERT UNIQUE et
S
TRAN FERT PAR BLOC 148
2-17 Fin de cycle
du MAITRE actif et
des ESCLAVES pour les cycles
UNIQUEMENT D'ADRESSAGE 150
2-18 Chronologie d'un transfert de données
en écriture
du MAITRE ac
tif et des ESCLAVES
pour les cycles d
e TRANSFERT UNIQUE et
TRANSFERT PAR BLOC 192
2-19
Chronologie d'un transfert de
données en lecture
du
MAITRE actif et des ESCLAVES
pour les cycles
de TRANSFERT UNIQUE,
TRANSFERT PAR BLOC
et
RECONNAISSANCE D'INTERRUPTION 156
2-20
Phase de sélection du
MAITRE IHV et des ESCLAVES INTV
pour le
y cycles de RECONNAISSANCE D'INTERRUPTION 160
2-21 Chronologie
des MAITRES et des ESC
LAVES entre les cycles 162
2-22
Chronologie du transfert de contrôle du DTB 164
+
2-23 + Déphasage entre ASACKV et A38CK1
2-24 Déphasage entre ACK*
et ERR* 166
3-1 Schéma-bloc fonctionnel du
bus d'arbitrage 188
3-2 Schéma-bloc: ARBITRE 194
3-3 Schéma-bloc: E E
D MAND UR SER 196
3-4 Schéma-bloc:
DEMANDEUR PAR 198
3-5 Organigramme de
l'arbitrage série: deux DEMANDEURS 204
3-6 Organigramme général d'un cycle d'ARBITRAGE 212
' 3-7 Organigramme d'un cycle d'ARBITRAGE 216
3-8 Organigramme
de la séquence de démarrage 224
3-9 DEMANDEUR PAR
actif, DEMANDEUR PAR concurrent et ESCLAVE
a
u repos: cycle d'ARBITRAGE 236
3-10
Chronogramme du démarrage A
la mise sous tension 238
822©IEC - 9 -
Figure Page
1-1 Functional modules and sub-buses defined by the VSB standard 23
1-2 Signal timing notation 37
2-1 Data Transfer Bus functional block diagram 39
2-2 Block diagram: MASTER 53
2-3 Block diagram: SLAVE 55
2-4 General flow of a VSB cycle 59
2-5 General flow of an ADDRESS-ONLY cycle 65
2-6 Organization of data 67
2-7 General flow of a SINGLE-TRANSFER cycle 73
2-8 General flow of a BLOCK-TRANSFER cycle 77
2-9 General flow of an INTERRUPT-ACKNOWLEDGE cycle 87
2-10 Flow of the address broadcast phase 97
2-11 Flow of a write data transfer 111
2-12 Flow of a read data transfer 115
2-13 Flow of the termination of the cycle 127
2-14 Flow of an INTERRUPT-ACKNOWLEDGE cycle 133
2-15 Active MASTER, active IHV MASTER
and active PAR REQUESTER,
LOCK*, WR*, SIZEO-SIZE1 and SPACEO-SPACE1 timing,
SINGLE-TRANSFER,
BLOCK-TRANSFER,
INTERRUPT-ACKNOWLEDGE and
ARBITRATION cycles 147
2-16 Active MASTER and SLAVES,
address broadcast timing,
ADDRESS-ONLY,
SINGLE-TRANSFER and
BLOCK-TRANSFER cycles 149
2-17 Active MASTER and SLAVES, cycle termination
ADDRESS-ONLY cycles 151
2-18 Active MASTER and SLAVES,
write data transfer timing,
SINGLE-TRANSFER and
BLOCK-TRANSFER cycles 153
2-19 Active MASTER and SLAVES,
read data transfer timing,
SINGLE-TRANSFER,
BLOCK-TRANSFER and
INTERRUPT-ACKNOWLEDGE cycles 157
2-20 IHV MASTER and INTV SLAVES, selection phase INTERRUPT-
ACKNOWLEDGE cycles 161
2-21 MASTERS and SLAVES intercycle timing 163
2-22 DTB control transfer timing 165
2-23 Skew between ASACKO* and ASACK1* 167
2-24 Skew between ACK* and ERR* 167
3-1 Arbitration bus functional block diagram 189
3-2 Block diagram: ARBITER 195
3-3 Block diagram: SER REQUESTER 197
3-4 Block diagram: PAR REQUESTER 199
3-5 Serial Arbitration flow diagram: two REQUESTERS 205
3-6 General flow of an ARBITRATION cycle 213
3-7 Flow of an ARBITRATION cycle 217
3-8 Flow of the power-up sequence 225
3-9 Active PAR REQUESTER, contending PAR REQUESTER and idle SLAVE
ARBITRATION cycle 237
3-10 Power-up timing 239
- 10 - 822 © CEi
Figures Pages
4-1 Niveaux des signaux VSB 258
5-1 Dimensions du fond de panier VSB 278
5-2 Section transversale du microruban d'une ligne de signal
du fond de panier 282
5-3 Zo en fonction de la largeur de piste 284
5-4 Co en fonction de la largeur de piste 284
5-5 Adaptation standard du bus 290
5-6 Illustration de la chaîne série BGIN*/BGOUT* 294
5-7 Circuit résistance/capacité des lignes d'adressage géographique 294
Al Organigramme de la phase de sélection 302
A2 Commande de la phase de sélection; schéma-bloc général 304
A3 Un exemple pour la logique de sélection 306
Tableaux
2-1 REGLES et AUTORISATIONS qui spécifient l'utilisation des lignes
pointillées par les différents types de MAITRES 52
2-2 REGLES et AUTORISATIONS qui spécifient l'utilisation des lignes
pointillées par les différents t es d'ESCLAVES yp 54
2-3 Mnémoniques qui spécifient les possibilités d'adressage 62
2-4 Mnémonique qui spécifie la possibilité UNIQUEMENT D'ADRESSAGE 64
2-5 Mnémoniques qui spécifient les possibilités de base de
transferts de données des ESCLAVES 68
2-6 Mnémonique qui spécifie la possibilité de TRANSFERT PAR BLOC 78
2-7 Mnémoniques qui spécifient les possibilités d'interruption 84
2-8 Mnémoniques qui spécifient les possibilités de transfert de MOT
D'ETAT/ID des MAITRES IHV et des ESCLAVES INTV 90
2-9 Utilisation de SPACEO et SPACE1 pour sélectionner l'espace
d'adresse 98
2-10 Codage de SIZEO et SIZE1 pour une dimension requise du transfert 100
2-11 Utilisation de ADOO et ADO1 pour sélectionner l'emplacement
de l'octet d'adresse la plus basse à atteindre 100
2-12 Codage de SIZEO, SIZE1, AD00 et ADO1 pour définir les
emplacements d'octet à atteindre 102
2-13 Codage de ASACKO* et ASACK1* pour définir la dimension
de l'ESCLAVE 104
2-14 Positionnement des données valides sur ADOO-AD31 par le MAITRE
actif pendant les cycles d'écriture 116
2-15 Utilisation de ADOO-AD31 par un ESCLAVE D32 pour accéder
aux emplacements d'octet 118
2-16 Utilisation de AD16-AD31 par un ESCLAVE D16 pour accéder
aux emplacements d'octet 120
2-17 Utilisation de AD24-AD31 par un ESCLAVE D08 pour accéder
aux emplacements d'octet 120
2-18 Utilisation de SPACEO, SPACE1 et WR* pour sélectionner un cycle
de RECONNAISSANCE D'INTERRUPTION 136
2-19 Utilisation des lignes de données par les ESCLAVES INTV D08,
D16 et D32 pendant
les cycles de RECONNAISSANCE D'INTERRUPTION 138
2-20 Paramètres de temps d'un MAITRE actif, d'un ESCLAVE répondant,
d'un ESCLAVE participant et d'un ESCLAVE au repos 142
2-21 Paramètres de temps d'un MAITRE IHV, d'un ESCLAVE INTV
répondant, d'un ESCLAVE INTV concurrent et d'un ESCLAVE au repos 144
2-22 MAITRE, spécifications de la chronologie 168
2-23 ESCLAVE, spécifications de la chronologie 178

822 © IEC - 11 -
Figure Page
4-1 VSB signal levels 259
5-1 VSB backplane dimensions 279
5-2 Cross-section of a backplane microstrip signal line 283
5-3 Z versus line width 285
5-4 Co versus line width 285
5-5 Standard bus termination 291
5-6 BGIN`/BGOUT* daisy-chain illustration 295
5-7 Geographical addressing lines resistor/capacitor circuit 295
Al Flow of the selection phase 303
A2 Selection phase control; a high level block diagram 305
An example for the selection logic 307
A3
Table
2-1 RULES and PERMISSIONS that specify the use of the dotted lines
by the various types of MASTERS 53
2-2 RULES and PERMISSIONS that specify the use of the dotted lines
by the various types of SLAVES 55
2-3 Mnemonics that specify addressing capabilities 63
2-4 Mnemonic that specifies ADDRESS-ONLY capability 65
2-5 Mnemonics that specify the basic data transfer capabilities
of SLAVES 69
2-6 Mnemonic that specifies BLOCK-TRANSFER capability 79
2-7 Mnemonics that specify interrupt capabilities 85
2-8 Mnemonics that specify STATUS/ID transfer capabilities
of IHV MASTERS and INTV SLAVES 91
2-9 Use of SPACED and SPACE1 to select the address space 99
2-10 Encoding of SIZED and SIZE1 for requested size of the transfer 101
2-11 Use of AD00 and ADO1 to select the lowest addressed byte
location to be accessed 101
2-12 Encoding of SIZEO, SIZE1, ADOO and ADO1 to define the byte
locations to be accessed 103
2-13 Encoding of ASACKO* and ASACK1* to define the size of the SLAVE 105
2-14 Placement of valid data on AD00-AD31 by the active MASTER
during write cycles 117
2-15 Use of ADOO-AD31 by a D32 SLAVE to access byte locations 119
2-16 Use of AD16-AD31 by a D16 SLAVE to access byte locations 121
2-17 Use of AD24-AD31 by a D08 SLAVE to access byte locations 121
2-18 Use of SPACED, SPACE1 and WR* to select an INTERRUPT-ACKNOWLEDGE
cycle 137
2-19 Use of the data lines by D08, D16 and D32 INTV SLAVES
during INTERRUPT-ACKNOWLEDGE cycles 139
2-20 Active MASTER, responding SLAVE, participating SLAVE and idle
SLAVE timing parameters 143
2-21 IHV MASTER, responding INTV SLAVE, contending INTV SLAVE and
idle SLAVE timing parameters 145
2-22 MASTER, timing specifications 169
2-23 SLAVE, timing specifications 179

- 12 - 822© CEI
Tableaux Pages
3-1 REGLES et AUTORISATIONS spécifiant l'utilisation des lignes
pointillées par les différents types de DEMANDEURS SER 196
' 3-2 Mnémoniques utilisés pour décrire les DEMANDEURS 200
3-3 Utilisation de SPACEO-SPACE1 et WR* pour sélectionner un cycle
d'ARBITRAGE 218
3-4 Paramètres de temps d'un DEMANDEUR PAR actif, d'un DEMANDEUR PAR
concurrent et d'un ESCLAVE au repos 232
3-5 Paramètres de temps è la mise sous tension 234
3-6 Spécifications de chronologie du DEMANDEUR actif 240
3-7 Spécifications de chronologie des DEMANDEURS concurrents 244
3-8 Spécifications de chronologie à la mise sous tension 248
4-1 Spécifications de commande et de réception du bus 260
4-2 Interconnexion des lignes de signal - Résumé 274
5-1 Spécification des tensions du bus 280
5-2 Adaptation des lignes de signaux 292
5-3 Affectation des emplacements de l'adressage géographique 296
5-4 Affectation des broches VSB 298

- 13 -
822 © IEC
Page
Table
RULES and PERMISSIONS that specify the use of the dotted lines
3-1
by the various types of SER REQUESTERS
Mnemonics that are used to describe REQUESTERS 3-2
Use of SPACEO-SPACE1 and WR* to select an ARBITRATION cycle
3-3
Active PAR REQUESTER, contending PAR REQUESTER and idle SLAVE
3-4
timing parameters
3-5 Power-up timing parameters
Active REQUESTER timing specifications 3-6
245 Contending REQUESTER timing specifications
3-7
249 3-8 Power-up timing specifications
Bus driving and receiving requirements
4-1
4-2 Signal line interconnection - Summary
281 5-1 Bus voltage specification
293 5-2 Signal line termination
Geographical addressing slot assignment 297
5-3
5-4 VSB pin assignment
- 14 - 822 (2, C EI
COMMISSION ELECTROTECHNIQUE INTERNATIONALE
CEI 822 VSB
BUS PARALLELE DE SOUS-SYSTEME
DU BUS CEI 821 VMEbus
PREAMBULE
1) Les décisions ou accords officiels de la CEI en ce qui concerne les
questions techniques, préparés par des Comités d'Etudes où sont repré-
sentés tous les Comités nationaux s'intéressant à ces questions,
expriment dans la plus grande mesure possible un accord international
sur les sujets examinés.
2) Ces décisions constituent des recommandations internationales et sont
agréées comme telles par les Comités nationaux.
3)
Dans le but d'encourager l'unification internationale, la CEI exprime
le voeu que tous les Comités nationaux adoptent dans leurs règles
nationales le texte de la recommandation de la CEI, dans la mesure où
les conditions nationales le permettent. Toute divergence entre la
recommandation de la CEI et la règle nationale correspondante doit,
dans la mesure du possible, être indiquée en termes clairs dans cette
dernière.
4)
La CEI n'a fixé aucune procédure concernant le marquage comme indica-
tion d'approbation et sa responsabilité n'est pas engagée quand il est
déclaré qu'un matériel est conforme à l'une de ses recommandations.
PREFACE
La présente norme a été établie par le Sous-Comité 47B: Systèmes à
microprocesseurs, du Comité d'Etudes n° 47 de la CEI: Dispositifs à semi-
conducteurs.
Le texte de cette norme est issu des documents suivants:
Règle des Six Mois Rapport de vote
47B(BC)22 47B(BC)27
Pour de plus
amples renseignements, consulter le rapport de vote
mentionné dans le tableau ci-dessus.
Les publications
suivantes de la CEI sont citées dans la présente norme:
Publications nO5 603-2 (1980): Connecteurs pour
fréquences inférieures a
3 MHz pour utilisation avec cartes
imprimées, Deuxième partie: Connecteurs
pour circuits
imprimés en deux parties,
pour grille de base de 2,54 mm (0,1 in)
avec caractéristiques
de montage communes.
821 (1987): BUS CEI 821 - Bus
système à micropro-
cesseurs pour données
de 1 à 4 octets.
822 © IEC -
15 -
INTERNATIONAL ELECTROTECHNICAL COMMISSION
IEC 822 VSB
PARALLEL SUB - SYSTEM BUS
OF THE IEC 821 VMEbus
FOREWORD
1) The formal decisions or agreements of the IEC on technical matters,
prepared by Technical Committees on which all the National Committees
having a special interest therein are represented, express, as nearly
as possible, an international consensus of opinion on the subjects
dealt with.
2) They have the form of recommendations for international use and they
are accepted by the National Committees in that sense.
3) In order to promote international unification, the IEC expresses the
wish that all National Committees should adopt the text of the IEC
recommendation for their national rules in so far as national
conditions will permit. Any divergence between the IEC recommendation
and the corresponding national rules should, as far as possible, be
clearly indicated in the latter.
4) The IEC has not laid down any procedure concerning marking as an
indication of approval and has no responsibility when an item of
equipment is declared to comply with one of its recommendations.
PREFACE
This standard has been prepared by Sub-Committee 47B: Microprocessor
Systems, of IEC Technical Committee No. 47: Semiconductor Devices.
The text of this standard is based on the following documents:
Six Months' Rule Report on Voting
47B(CO)22 478(C0)27
Further information can be found in the Report on Voting indicated in
the table above.
The following IEC publications are quoted in this standard:
Publications Nos. 603-2 (1980): Connectors for frequencies below 3 MHz
for use with printed boards, Part 2:
Two-part connectors for printed boards,
for basic grid of 2.54 mm (0.1 in) with
common mounting features.
821 (1987): IEC 821 BUS - Microprocessor system bus
for 1 to 4 byte data.
©
- 16 - 822 C EI
CEI 822 VSB
BUS PARALLELE DE SOUS-SYSTEME
DU BUS CEI 821 VMEbus
CHAPITRE 0: DOMAINE D'APPLICATION
L'introduction de microprocesseurs 32 bits de hautes performances,
de même que la demande de la communauté des utilisateurs dans le
domaine des micro-ordinateurs ont créé un besoin de systèmes multi-
processeurs construits à partir d'ensembles de cartes. L'accroissement
du nombre de fonctions que de tels systèmes peuvent offrir a nécessité
l'introduction d'un bus de sous-système performant. Le VSB (VME
Subsystem Bus) a été conçu pour répondre à ces exigences.
Il inclut un bus asynchrone de transfert de données à haute vitesse
qui permet à des maîtres de diriger des transferts de données binaires
vers ou depuis des esclaves. Le maître initialise les cycles de bus de
façon à transférer les données entre lui-même et les esclaves. L'esclave
détecte les cycles de bus qui sont déclenchés par le maître actif et,
quand il a été selectionné au cours de ces cycles, transfère les
données entre lui-même et le maître.
Quatre types de cycles ont été définis: un cycle uniquement
d'adressage, un cycle de transfert unique, un cycle de transfert par
bloc et un cycle de reconnaissance d'interruption. Pour maximaliser le
taux de transfert dans les systèmes multiprocesseurs, la norme VSB
définit un mécanisme qui permet au maître de diffuser des données à
un nombre quelconque d'esclaves au cours d'un cycle unique. De plus,
le mécanisme de transfert de données supporte le dimensionnement
dynamique du bus aussi bien que le verrouillage de ressource ou
l'utilisation de mémoire cache.
Le bus d'arbitrage est le second des deux sous-ensembles définis
dans la norme VSB. Il permet à des modules arbitres et/ou à des
modules demandeurs de coordonner l'usage du bus de transfert de
données. Deux méthodes d'arbitrage sont définies - une méthode
d'arbitrage série (chaîne série) et une méthode parallèle (distribuée) .
Ces méthodes d'arbitrage fournissent des protocoles pour mettre en
place des ensembles de sous-systèmes d'architectures différentes. En
utilisant la méthode d'arbitrage série, un concepteur peut définir un
sous-système à maître unique incluant une seule carte processeur
accédant à un volume important de mémoire. Cette méthode peut être
utilisée pour construire un système donnant la priorité à un maître
primaire qui, lorsqu'il le peut, accorde le bus à d'autres maîtres
secondaires. A l'inverse, un sous-système multiprocesseur peut être
défini en utilisant la méthode d'arbitrage parallèle.

822 © IEC - 17 -
IEC 822 VSB
PARALLEL SUB - SYSTEM BUS
OF THE IEC 821 VMEbus
CHAPTER 0: SCOPE
The introduction of high performance of 32-bit microprocessors, as
well as the demands placed on microcomputers by the user community
have created a need for multiprocessor systems built from board level
products. The increase in the number of functions that such systems
provided necessitated the introduction of a sophisticated subsystem
bus. The VSB (VME Subsystem Bus) was designed to respond to these
requirements.
It includes a high speed asynchronous data transfer bus which
allows masters to direct the transfer of binary data to and from
slaves. The master initiates bus cycles in order to transfer data
between itself and slaves. The slave detects bus cycles that are
initiated by the active master and, when those cycles select it,
transfers data between itself and the master.
Four types of cycles are defined: an address-only cycle, a single
transfer cycle, a block transfer cycle, and an interrupt acknowledge
cycle. To maximize data transfer rates in multiprocessor systems, the
VSB standard defines a mechanism that allows the master to broadcast
the data to any number of slaves in the course of a single cycle. In
addition, the data transfer mechanism supports dynamic bus sizing as
well as resource locking and data caching.
The arbitration bus is the second of the two sub-buses defined in
the VSB standard. It allows arbiter modules and/or- requester modules
to coordinate the use of the data transfer bus. Two arbitration
methods are defined - a serial arbitration method and a parallel
(distributed) arbitration method. These arbitration methods provide
protocols to implement an array of subsystem architectures. Using the
serial arbitration method, a designer can implement a single master
subsystem that includes a single processor board requiring access to
large amounts of memory. This method could be used to build a system
that gives priority to a primary master that, when it can, grants the
bus to other secondary masters. At the other end of the spectrum, a
multiprocessing subsystem can be implemented using the parallel
arbitration method.
(1-1) - 18 - 822 © CEI
CHAPITRE 1: INTRODUCTION A LA NORME DU BUS CEI 822 VSB
1.1 Objectifs de la norme CEI 822 VSB, bus parallèle de sous-système
du bus CEI 821 VMEbus (désormais référencé VSB)
Le présent bus VSB est un bus d'extension de sous-système local. Il
permet à une carte processeur d'accéder à la mémoire additionnelle et
aux entrées/sorties sur un bus local, réduisant ainsi le trafic sur le
bus global et améliorant les taux de transfert total du système. Le
système a été conçu avec les objectifs suivants:
a) Améliorer les performances des systèmes multiprocesseurs en
permettant la réalisation de sous-systèmes locaux.
Spécifier les caractéristiques électriques requises pour réaliser des
b)
cartes qui transféreront de façon fiable des données sur le bus
VSB
c) Spécifier les exigences mécaniques pour être compatible avec les
systèmes VSB.
Spécifier les protocoles qui définissent avec précision l'interaction
entre le VSB et les unités qui lui sont connectées.
e) Fournir la terminologie et les définitions nécessaires à la descrip-
tion des protocoles VSB.
1.2 Eléments du système VSB
1.2.1 Définitions générales
La structure du VSB peut être décrite de deux façons différentes:
sa structure mécanique et sa structure fonctionnelle.
Le VSB est principalement utilisé en tant que bus secondaire, il n'y
a pas de spécifications mécaniques des produits au niveau de la carte
VSB et/ou au niveau du châssis. Il est supposé que les produits
incluant le VSB ont été conçus pour être conformes aux spécifications
mécaniques du bus global du système. C'est pourquoi la norme VSB
décrit seulement les dimensions physiques du fond de panier.
Les spécifications fonctionnelles du VSB décrivent le fonctionnement
du bus, les modules fonctionnels participant à ses diverses opérations
et les règles régissant leur comportement. Ce paragraphe fournit des
définitions informelles de termes de base utilisés pour décrire à la fois
les structures mécaniques et fonctionnelles du VSB.
1.2.1.1 Définition de la structure physique
CARTE
Carte de circuit imprimé, son ensemble de composants électroniques
et au moins un connecteur 96 broches.

822 © IEC - 19 - (1-1)
CHAPTER 1: INTRODUCTION TO THE IEC 822 VSB BUS STANDARD
1.1 Standard objectives of the IEC 822 VSB parallel Subsystem Bus
of the IEC 821 VMEbus (Subsystem henceforth referred to as VSB)
This VSB bus is a local subsystem extension bus. It allows a
processor board to access additional memory and I/O over a local bus,
removing traffic from the global bus and improving the total through-
put of the system. The system has been conceived with the following
objectives:
a) To improve the performance of multiprocessor systems by allowing
the design of local subsystems.
b) To specify the electrical characteristics required to design boards
that will reliably transfer data over the VSB.
c) To specify the mechanical requirements to be compatible with VSB
systems.
d) To specify protocols that precisely define the interaction between
the VSB and devices interfaced to it.
e) To provide terminology and definitions that describe VSB
protocols.
1.2 VSB system elements
1.2.1 Basic definitions
The structure of the VSB can be described from two points of view:
its mechanical structure and its functional structure.
Because the primary use of the VSB is as a secondary bus, there
are no mechanical specifications of VSB board level, and/or box level
products. It is assumed that products that include the VSB have been
designed to comply with the mechanical specifications of the global
system bus. Therefore, the VSB standard only describes the physical
dimensions of the backplane.
The functional specifications of the VSB describe how the bus
works, what functional modules participate in its various operations,
and the rules that govern their behavior. This paragraph provides
in.formal definitions for the basic terms used to describe both the
mechanical and functional structure of the VSB.
1.2.1.1 Physical structure definition
BOARD
A printed circuit (PC) board, its collection of electronic components,
and at least one 96-pin connector.

(1-2) - 20 - 822 © CEI
FOND DE PANIER VSB
Ensemble constitué d'une carte de circuit imprimé et de connecteurs
96 broches. Le fond de panier réunit les 64 broches des deux rangées
extérieures de connecteurs VSB, assurant ainsi le cheminement des
signaux nécessaire aux opérations VSB.
EMPLACEMENT
Position à laquelle une carte peut être insérée dans un fond de
panier. Chaque emplacement VSB est doté au moins d'un connecteur
96 broches.
CHASSIS
Cadre rigide servant de support mécanique aux cartes insérées dans
le fond de panier, garantissant un embrochage correct des connecteurs
et évitant que les cartes adjacentes ne rentrent en contact les unes
avec les autres. Il guide aussi le flux d'air de refroidissement à
travers le système et garantit le maintien en cas de vibrations des
cartes insérées dans le fond de panier.
1.2.1.2 Définition de la structure
fonctionnelle
La figure 1-1, page 22,
montre un schéma -bloc des modules fonc-
tionnels et des sous-ensembles de bus
définis par la norme VSB.
LOGIQUE D'INTERFACE DE FOND DE PANIER
Logique spéciale d'interface qui prend en considération les caracté-
ristiques du fond de panier. La norme VSB prescrit certaines exi-
gences de conception de cette logique, tenant compte de l'impédance de
la ligne de signal, des temps de propagation, des valeurs d'adaptation,
de la longueur maximale du fond de panier et du nombre d'emplace-
ments autorisés.
MODULE FONCTIONNEL
Ensemble de circuits électroniques localisés sur une carte accomplis-
sant une tâche spécifique. Les modules fonctionnels sont utilisés comme
support pour commenter les protocoles de bus et ne doivent pas être
considérés comme une contrainte de conception de la logique réelle.
BUS DE TRANSFERT DE DONNEES
Un des deux sous-ensembles de bus définis dans la norme VSB. Il
permet aux MAITRES d'assurer le transfert des données binaires vers
ou à partir des ESCLAVES. (Le bus de transfert de données VSB est
souvent désigné par le mnémonique DTB.) Le DTB comporte 32 lignes
d'adresses/données multiplexées et les signaux de contrôle associés qui
sont nécessaires à l'exécution des cycles sur le VSB.
MAITRE
Module fonctionnel qui déclenche les cycles du bus dans
le but de
transférer des données entre lui-même et des modules ESCLAVES
du
VSB. Le MAITRE qui contrôle le DTB à un moment donné est appelé
le
MAITRE actif.
ESCLAVE
Module fonctionnel qui détecte les cycles de bus déclenchés par le
MAITRE actif et qui, lorsque ces cycles l'ont sélectionné, transfère les
données entre lui-même et le MAITRE. La norme VSB définit un méca-
nisme qui permet à un nombre quelconque d'ESCLAVES de participer à
un cycle de bus.
(1-2)
IEC - 21 - 822 ©
VSB BACKPLANE
An assembly that includes a printed circuit (PC) board and 96-pin
connectors. The backplane buses the 64 pins on the two outer rows of
the VSB connectors, providing the signal paths needed for VSB
operation.
SLOT
A position where a board can be inserted into a backplane. Each
VSB slot provides at least one 96-pin connector.
SUBRACK
A rigid framework that provides mechanical support for boards
inserted into the backplane, ensuring that the connectors mate
properly and that adjacent boards do not contact each other. It also
guides the cooling airflow through the system, and ensures that
inserted boards are not disengaged from the backplane due to
vibration.
Functional structure definition
1.2.1.2
Figure 1-1, page 23, shows a block diagram of the functional
modules and sub-buses defined by the VSB standard.
BACKPLANE INTERFACE LOGIC
Special interface logic that takes into account the characteristics of
the backplane. The VSB standard prescribes certain requirements for
the design of this logic, which take into account the signal line
impedance, propagation times, termination values, the maximum length
of the backplane and the number of slots allowed.
FUNCTIONAL MODULE
A collection of electronic circuitry that resides on one board
...